FPGA学习
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萨文 摩尔杰
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Vivado报错集合
报错代码。原创 2024-05-25 17:07:52 · 383 阅读 · 1 评论 -
Alinx xc7z020部分引脚图
时钟引脚CLK:U18复位RST:N15扩展接口J10J11PL LED原创 2024-05-24 14:45:08 · 316 阅读 · 0 评论 -
Matlab生成txt文件导入到Vivado仿真
使用fopen函数获取文件id,fopen的语法如下其中permisson为文件访问类型,有以下几种权限'r''w''a''r+''w+''a+''A''W'💡 要以文本模式打开的话,要附加’t’原创 2024-04-30 21:26:42 · 651 阅读 · 0 评论 -
Vivado-IP-DDS and Testbench Learning
首先新建一个工程,创建bd文件,添加DDS Compiler核,此处不多赘述。原创 2024-04-25 18:26:59 · 363 阅读 · 0 评论 -
Vivado-OOC
在Vivado中,对于顶层设计,vivado使用自顶向下的全局(global)综合,将顶层文件下的所有模块都进行综合,但是在实际设计过程中,顶层设计会被多次修改和综合,但是有些子模块创建后就不会因为顶层设计的修改而变化,例如IP核。所以把它们设置为OOC模式,这样的话它们只会在综合顶层设计的之前综合一次,大大减少了设计周期。原创 2024-04-25 18:24:12 · 117 阅读 · 0 评论 -
AXI-STREAM简介
AXI-Stream总线是一种高效、简单的数据传输协议,主要用于高吞吐量的数据流传输场景。相比于传统的AXI总线,AXI-Stream总线更加简单和轻量级,它通过无需地址的方式,将数据从一个模块传输到另一个模块,适用于需要高速数据传输的应用场景。原创 2024-01-03 21:06:55 · 564 阅读 · 1 评论 -
vivado仿真(无需testbench)
添加simulation clock模块后如果进行RTL分析和综合的话会报错,目测可能是因为该模块只能用来行为级仿真。由于本人刚刚入门使用vivado,很多操作不甚熟悉,如有错误欢迎指正。原创 2023-11-25 11:52:37 · 1125 阅读 · 1 评论 -
CycloneIII内部资源介绍
@FilePath: \undefinedd:\desktop\FPGA\DE0\cyclone3内部资源.md。原创 2023-11-17 15:35:26 · 581 阅读 · 1 评论 -
filterDesigner生成Fir滤波器【FPGA】
filterDesigner设计滤波器参数通过命令行输入filterDesigner或在顶部菜单栏里的app中点击filterDesigner图标打开选择低通fir滤波器,设计方法为等波纹过渡带不要太窄,否则需要极高的滤波器阶数才能实现80dB的衰减通过左侧菜单栏进入量化参数的设定应减少乘积字长,否则会消耗大量的逻辑单元,本人的DE0曾多次被撑爆生成HDL代码然后选择目标HDL语言和目标文件夹,由于该滤波器的目的是用于音频处理,所以选择全串行结构,节省乘法器资源Global se原创 2023-11-15 21:14:06 · 288 阅读 · 0 评论 -
I2S协议简单介绍及接收端Verilog实现
I2S(Inter-IC Sound)是一种数字音频传输协议,通常用于在数字音频设备之间传输音频数据。它是一种同步的串行数据传输协议,用于将音频信号从一个设备传输到另一个设备,例如从麦克风到音频编解码器、音频接口到音频处理器等。SCLK:对应数字音频的每一位数据,fSCLK2∗采样频率∗采样位宽f_{SCLK}=2*采样频率*采样位宽fSCLK2∗采样频率∗采样位宽。LRCLK:用于同步左右声道的采样数据,低电平为左声道,高电平为右声道。原创 2023-11-08 15:48:09 · 726 阅读 · 1 评论 -
Matlab&Quartus 联合生成多周期计数器并读取ROM生成正弦波
D触发器输出的数据反馈回来加1,与计数最大值比较,小于max值选通器输出累加器的值,大于max值选通器输出0,将计数值清零。添加一个256点的RAM,连接最大计数值为255的Counter,可生成正弦波。原创 2023-10-05 14:11:33 · 181 阅读 · 0 评论 -
MATLAB/simulink HDLCoder生成DDS quartus项目
为了提升FPGA学习过程的生活品质,在此记录一下使用simulink搭建模型以后直接使用HDL Coder生成Quartus 项目的过程。HDL Coder 通过从 MATLAB 函数、Simulink 模型和 Stateflow 图中生成可移植、可综合的 Verilog® 和 VHDL® 代码来支持 FPGA、SoC 和 ASIC 的高层设计。您可以将生成的 HDL 代码用于 FPGA 编程、ASIC 原型构建和产品级设计。原创 2023-09-19 11:37:13 · 983 阅读 · 1 评论