Xilinx FPGA中的BUFFER

最新推荐文章于 2024-07-27 11:48:52 发布
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FPGA大型设计中推荐使用同步时序电路，同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动有更高的要求。为满足时序的要求，一般采用全局时钟资源驱动设计的主时钟，FPGA的主时钟一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构。

缓冲和驱动

缓冲

输入输出缓冲，主要用于片外输入时钟或者片外差分输入的信号。

差分信号和差分时钟进入片内后如果不经过IBUFGDS、IBUFDS缓冲就无法直接处理

驱动

当信号扇出过大时可以通过加BUFG增加信号稳定性

过一次BUFG有10ns左右的延时，但是通过BUFG后输出到片上所有单元的延时都可以忽略不记

Buffer的类别和作用

BUFG

1716954745330.png

BUFG是一个高扇出缓冲器，将信号连接到全局布线资源上，使得信号的延时和抖动最小

通常用于时钟网络以及其他高扇出网络，比如复位和使能信号

BUFGCE

1716954943324.png

BUFGCE具有单门控输入的全局时钟缓冲器，CE高电平有效

当CE为低电平时 O 端口输出0

BUFH

1716962343955.png

BUFH原语允许直接访问BUFG的时钟区域入口，允许访问全局时钟网络中未使用的部分，作为高速低偏移的本地路由资源（单时钟区域）

IBUFDS

1716963068218.png

支持低压差分信号输入的缓冲器，有两个输入的端口，一个为主端口一个为从端口，输入的信号相位相反

IBUFDS_GTE2

7系列器件中的Gbit 收发器输入缓冲，REFCLK应连接到串行收发器的专用参考时钟输入引脚

OBUFDS

差分信号输出缓冲器

萨文 摩尔杰
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专栏目录
hdmi xilinx fpga 开发要点 ppt
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转载-----BUFG，IBUFG，BUFGP，IBUFGDS等含义以及使用
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目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA 全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选...
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来源：BUFG，IBUFG，BUFGP，IBUFGDS等含义以及使用 目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局
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3、一些外设提供给FPGA的时钟,比如摄像头提供给FPGA的像素时钟pix_clk,在设计时候，很大可能走的不是专用时钟管脚。:专用时钟的资源，目的是减少时钟抖动、增强时钟的驱动能力，vivado不会给信号自动分配BUFG。：CE为时钟使能信号，相当于在BUFG上面添加了使能在CE有效的时候，才输出时钟。：CE为时钟使能信号，相当于在BUFH上面添加了使能在CE有效的时候，才输出时钟。2、一般外部晶振的时钟走专用时钟管脚,进入FPGA, FPGA内部将这个时钟送入。,可以分频得到更多不同频率的时钟。
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【解决办法】将MMCM或PLL里的clk_out尽可能多的设置成BUFH，再次编译，然后根据提示，将时钟驱动路径不够长的时钟重新设置为BUFG，再编译即可。【根源】BUFG是全局时钟，效果最好，几乎没有什么限制；而BUFH的时钟驱动能力受限，不能驱动太远的逻辑；当BUFG不够用的时候，就用BUFH替代。【问题】工程里面时钟太多，资源利用高达31/32，导致编译提示时钟资源不够用。
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文章转载于Xilinx 7 series设计单元Buffer与IO——BUFG、IBUFG、IBUFDS_GTE2等
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[转] 与全局时钟资源相关的Xilinx原语：BUFG, IBUFG, DCM
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转自http://blog.sina.com.cn/s/blog_75df3ad50100pmi3.html IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUFG单元，否则在布局布线时会报错。IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和
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