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RSS订阅原创 ZYNQ固化程序记录
1.（bootloader）fsbl文件(即引导启动文件)2.bit文件（pl端导出的比特流文件）3.elf文件（ps端app文件）要生成启动的镜像文件BOOT.bin文件必须先自己生成以上三个文件。具体过程可以参考下方博主链接，或者参考自己开发板提供的教程。这里最后生成的我们需要的文件即为BOOT.bin文件。
2025-04-21 11:28:23
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原创 Altera_Quartusii中IP核详解（持续完善）/FPGA/Altera/Quartusii
下面介绍参数配置，打开该IP后依次为参数配置、进行仿真、生成IP三步。outputs输出分单双端，即输出正弦信号或者输出正弦+余弦信号；这里的NCO即我们常说的的DDS ip核，通常用于生成本振信号。第一块为频率调制输入，参数分别为调制分辨率；magnitude precision幅度精度即输出数据位宽。先放上配置完毕的图：生成了一个1MHz的正弦波。关于NCO的保姆级配置教程可以看看这个博主的。4、最后输入自己的时钟频率和想输出的频率。2、Precision精度。第二块为相位调制输入；
2025-03-28 09:27:20
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原创 Vivado及Quartusii在开发FPGA过程中的技巧和问题记录（持续完善）/FPGA/Vivado/Quartusii
使用tcl文件的方式可以实现快速绑定管脚，方便修改打开文件，将不需要的引脚加上注释，注释符为“#”，如下图所示，保存文件。注意：您定义的引脚名称要与 tcl中的名称一致，否则绑定不成功，如图中的 clk，也可以将 tcl 中的引脚名修改成定义的引脚名称//标准实例为led中管脚绑定图下一步在 Quartus 软件中打开 ToolsTcl Scripts在跳出的窗口选中 工程目录下tcl文件,点击 Run 按钮：跳出窗口执行完成，此时就可以在 pin planner 看到引脚绑定成功。
2025-01-07 14:46:04
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原创 Xilinx_Vivado中IP核详解（持续完善）/FPGA/Xilinx/Vivado
由于m_axis_data_tdata为32bit位宽，但输出信号数据有效位仅有25bit位宽，因此仅需取低25bit作为FIR滤波器输出。（2）使用补符号位扩展能够保证十进制值不变，但不能保证二进制存储的一致性（负数的补码变了，需要 &0xff），而处理不同长度的有符号数时，我们必须使用符号扩展。如输入数据为12位宽，由于s_axis_data_tdata为16bit位宽，但输入信号数据为12bit位宽，因此用拼接运算符{}在高位填充补码的符号位；m_axis_phase_tdata:输出相位通道。
2025-01-04 23:02:11
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原创 Modesim的使用方法和一些技巧（持续完善）/FPGA/Modesim
一、sim选项卡选择相应模块如例化的U1、U2等，在objects选项卡中选取想观测的数据右键add wave添加观测波形。四、改写代码快速重新编译：Library选项卡-work选项点开右击Recomplie重新编译相应的文件。二、Gate Level simulation 布局布线仿真/时序仿真（后仿真）二、观测波形先stop后Restart清空波形再run all全速运行再stop。一、RTL simulation 功能仿真（前仿真）三、可以快速定位到黄线游标处。
2025-01-04 22:51:57
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空空如也
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