基于Quartus Prime平台从新建工程开始以verilog HDL File保存为顶层文件并采用例化模块的设计方法，RTL Viewer、Sgnal Tap Logic Analyzer的使用

已于 2024-03-27 09:19:58 修改
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文章标签： fpga开发
于 2023-12-25 00:06:51 首次发布
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版权

一、顶层文件的建立

会建工程的读者可以跳过子目录<1>新建工程

<1>新建工程

10cdae967c2b45529d009bf21a6c665a.png5cc391b96d8441b6ad84d6ab9d7897d0.png

注意存储地址以及文件名不能出现中文（电脑用户名是中文且喜欢把文件放在桌面的可以注意一下这个地方）

7c1ec7ca945a4867bdc383954184a601.png

然后一直next，直到：

1c497fc21daf499a92fd2f44de1b5cea.png

9945a54924e54f7a9349318bffba9f31.png

也可以点击Finish

97a6096409f645fdbd05c421848e0ab4.png

把新建文件保存为顶层文件

36b280e8cbf845e9be05c6bddf18eaba.png

在弹出的：另存为窗口中，默认给出的名字，点击保存

811a3a044963406182eda91d72e979d4.png

<2>顶层文件编写例化模块代码的基础语法

81ba0af4426741e7a7ffbbf4d61f05c7.png

0c253e69c2e541c2a7d630883cda0da3.png

4a414a395cd648b9b34ceb64dbe015b6.png

715367b2b7b44f1ebad2f0a205748d48.png

6334d3a396c745819b29f78ab9a8be6b.png

二、RTL Viewer的使用

1c6db79d9ecc4cd894e5f36c74a820d6.png

可以通过RTL Viewer查看模块间的连接情况以及各个端口的数据位宽

1eccbb35b32b406d82d4b51d51d41662.png三、Sgnal Tap Logic Analyzer的使用

先将程序下载到开发板

de6b407a74974cc5b1e07d8942efb9cd.png

a373b80925654fcd989f5941e5197f63.png

a7c2b7a7f6b446509ae3b70874d55001.png

a9f79bf021ba485bb1a91a2a03383f2c.png

7269cff5545e43fbaae672fde59cd4f1.jpeg

打开Sgnal Tap Logic Analyzer

3a8e5fd9af2b4143a77b887c1e3ad407.png

1886b37e1b5e4130a5a32df6e069ba84.png

4bd802f7da5e47a7a7713ab1d30403aa.png

 

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<1>新建工程 <2>新建Block Diagram File <3>保存为顶层文件 <4>新建Verilog HDL File 文件(用来编写子模块电路代码) <5>保存文件并命名文件 <6>调用元件 <7>设置端口属性
请用Quartus II软件设计一个含1个数统计电路，顶层设计采用图形输入，内部模块使用verilog hdl语言
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### 回答1： 好的，我可以为您提供一些关于使用Quartus II软件设计一个含有一个数字统计电路的指导。 首先，您需要打开Quartus II软件并创建一个新项目。然后，您需要在项目中添加一个新的电路图并选择“图形输入”作为您的顶层设计语言。 接下来，您需要使用Verilog HDL语言编写内部模块。在您的设计中，您可以使用计数器来对输入数字进行计数。您可以使用always语句来控制计数器的操作，并使用if语句来检测输入数字的变化。 一旦您完成了设计，您可以对您的代码进行编译和仿真以确保它能够正常工作。如果您遇到任何问题，Quartus II还提供了一个内置的调试工具，可以帮助您诊断和解决问题。 最后，您可以使用Quartus II软件将您的设计编程到FPGA芯片中，并在实际硬件中进行测试和调试。 希望这些信息能够帮助您设计一个含有一个数字统计电路。 ### 回答2： 在Quartus II软件中设计一个含有1个数统计的电路，可以通过以下步骤进行： 1. 打开Quartus II软件，并创建一个新的项目。 2. 在项目中添加一个新的顶层设计文件，并将其命名为"top_level"。 3. 打开"top_level"文件，并进行图形输入的顶层设计。可以使用软件提供的图形工具，如逻辑元件和触发器来设计电路。 4. 内部模块使用Verilog HDL语言实现。在项目中创建一个新的Verilog HDL文件，并将其命名为"counter"。 5. 在"counter"文件中，声明一个计数器变量，并初始化为零。 6. 使用Verilog HDL语言编写逻辑以实现数统计的功能。可以使用条件语句和循环语句来检测输入信号的状态，并根据情况更新计数器变量。 7. 将"counter"文件添加到项目中，并将其与"top_level"文件进行连接。 8. 在软件中进行综合和布局布线，以生成电路的实际逻辑图和布局图。 9. 完成布线后，即可生成比特流文件，用于烧录至FPGA芯片进行验证和测试。 设计完成后，该电路可以根据输入信号的状态进行计数，并将计数结果输出。这个数统计的电路可以应用于很多场景，例如计算输入信号的高电平脉冲数量、输入信号中特定模式的出现次数等。通过Quartus II软件的设计和仿真功能，可以验证电路的功能正确性，并进行必要的调试和优化。 ### 回答3： Quartus II是一款用于FPGA设计的集成开发环境（IDE），可以进行电路设计、仿真、综合、布线以及烧录等操作。要设计一个含有1个数统计电路，可以按照以下步骤进行： 1. 打开Quartus II软件并创建一个新的项目。 2. 在顶层设计中，使用图形输入界面设计并连接所需的输入输出接口。例如，可以使用输入模块来输入待统计的数字序列，然后使用输出模块来显示统计结果。 3. 创建一个新的Verilog模块，用于实现数统计功能。可以命名为"Count_Module"。 4. 在"Count_Module"中，定义一个输入端口用于接收待统计的数字序列（假设使用8位二进制数表示），并定义一个输出端口用于输出统计结果。 5. 在"Count_Module"中，使用Verilog HDL语言编写代码实现数字计数功能。可以使用寄存器和计数器等电路元件来实现。具体实现根据需要选择不同的算法，如简单的计数、计数排序等。 6. 在"Count_Module"中，可以使用其他辅助模块（如二进制转换模块）来辅助实现数统计功能。 7. 在顶层设计中，将所设计的"Count_Module"模块引入，并连接输入输出端口。 8. 进行逻辑综合、布线以及时序分析等操作。 9. 若无错误，可进行仿真功能验证设计的正确性。 10. 最后，完成FPGA编程（烧录）操作，将设计下载到目标FPGA芯片上，实现数统计功能。 通过以上步骤，可以使用Quartus II软件设计并实现一个包含1个数统计电路的系统。设计过程中使用了图形输入界面进行顶层设计，同时内部模块使用Verilog HDL语言进行功能实现。

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