基于Quartus Prime平台从新建工程开始以verilog HDL File保存为顶层文件并采用例化模块的设计方法，RTL Viewer、Sgnal Tap Logic Analyzer的使用

已于 2024-03-27 09:19:58 修改
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文章标签： fpga开发
于 2023-12-25 00:06:51 首次发布
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本文链接：https://blog.csdn.net/qq_67109227/article/details/135158775
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本文介绍了如何建立顶层文件，包括新建工程的基本步骤，以及如何使用RTLViewer查看模块间连接和数据位宽。此外，还详细讲解了如何将程序下载到开发板并利用SgnalTapLogicAnalyzer进行逻辑分析。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

一、顶层文件的建立

会建工程的读者可以跳过子目录<1>新建工程

<1>新建工程

10cdae967c2b45529d009bf21a6c665a.png5cc391b96d8441b6ad84d6ab9d7897d0.png

注意存储地址以及文件名不能出现中文（电脑用户名是中文且喜欢把文件放在桌面的可以注意一下这个地方）

7c1ec7ca945a4867bdc383954184a601.png

然后一直next，直到：

1c497fc21daf499a92fd2f44de1b5cea.png

9945a54924e54f7a9349318bffba9f31.png

也可以点击Finish

97a6096409f645fdbd05c421848e0ab4.png

把新建文件保存为顶层文件

36b280e8cbf845e9be05c6bddf18eaba.png

在弹出的：另存为窗口中，默认给出的名字，点击保存

811a3a044963406182eda91d72e979d4.png

<2>顶层文件编写例化模块代码的基础语法

81ba0af4426741e7a7ffbbf4d61f05c7.png

0c253e69c2e541c2a7d630883cda0da3.png

4a414a395cd648b9b34ceb64dbe015b6.png

715367b2b7b44f1ebad2f0a205748d48.png

6334d3a396c745819b29f78ab9a8be6b.png

二、RTL Viewer的使用

1c6db79d9ecc4cd894e5f36c74a820d6.png

可以通过RTL Viewer查看模块间的连接情况以及各个端口的数据位宽

1eccbb35b32b406d82d4b51d51d41662.png三、Sgnal Tap Logic Analyzer的使用

先将程序下载到开发板

de6b407a74974cc5b1e07d8942efb9cd.png

a373b80925654fcd989f5941e5197f63.png

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a9f79bf021ba485bb1a91a2a03383f2c.png

7269cff5545e43fbaae672fde59cd4f1.jpeg

打开Sgnal Tap Logic Analyzer

3a8e5fd9af2b4143a77b887c1e3ad407.png

1886b37e1b5e4130a5a32df6e069ba84.png

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