Quartus prim实现模块化电路设计，生成子电路元件并在Block Diagram File中调用的解决方案（关于FPGA的复杂工程设计的相关博客都会采用此方法）

 <1>新建工程

<2>新建Block Diagram File

<3>保存为顶层文件

<4>新建Verilog HDL File 文件(用来编写子模块电路代码)

<5>保存文件并命名文件

<6>调用元件

<7>设置端口属性