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FPGA
文章平均质量分 68
该专栏博客以FPGA项目以及Quartus的基本操作为主要内容
白日梦想家(´~`)
这个作者很懒,什么都没留下…
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Verilog关于摩尔型状态机的编写案例(以出现特定序列:出现3个及3个以上的1标志量输出1为例)
parameter定义常量,可以定义在模块内部或外部;常用于定义位宽或时间延迟(易变),定义方式为: parameter 标识符 = (位宽)常数;// 位宽默认为32位,如果指定位宽则以指定值为准。原创 2023-10-29 23:55:42 · 225 阅读 · 1 评论 -
Verilog实现简易电子琴,(4*4+5)矩阵键盘控制的21个单音输出
其原理为:主板生成四位周期序列(1110,1101,1011,0111),并将四位数据通过IO口送入矩阵键盘,当A端为1110时,如果按键KEY0按下(key_column_0,1,2,3)输出分别为0111,如果KEY1按下(key_column_0,1,2,3)输出分别为1011;如果此时KEY4按下(key_column_0,1,2,3)输出分别为1111;按键不按下是2脚悬空,为1;以此为确定哪个按键按下。input rst;//5个高音拨档开关//按键输出信号。原创 2023-10-27 11:44:38 · 1397 阅读 · 1 评论 -
Verilog实现小数分频(以42.3、1.5MHZ为例)以及按键选择1~10HZ频率可调
reg delete;reg clk39m;原创 2023-10-18 12:44:27 · 775 阅读 · 0 评论 -
Quartus prim实现模块化电路设计,生成子电路元件并在Block Diagram File中调用的解决方案(关于FPGA的复杂工程设计的相关博客都会采用此方法)
<1>新建工程<2>新建Block Diagram File<3>保存为顶层文件<4>新建Verilog HDL File 文件(用来编写子模块电路代码)<5>保存文件并命名文件<6>调用元件<7>设置端口属性原创 2023-10-19 12:49:22 · 1878 阅读 · 0 评论 -
FPGA实现:特定序列生成,特定子序列检测以及子序列出现次数数码管显示的方法及应用
/将次态赋给现态beginif(clr)beginstate原创 2023-10-06 19:37:53 · 474 阅读 · 1 评论