目录
- 1、CPU & RISC
- 2、RISC_CPU 结构
- 3、Design
- 4、RISC-CPU操作和时序
- 5、RISC-CPU寻址方式和指令系统
- 6、RISC-CPU模块调试
- 7、RISC-CPU模块综合
- 8、RISC-CPU模块的优化和布局布线
1、CPU & RISC
CPU 即中央处理单元的英文缩写，它是计算机的核心部件。
计算机进行信息处理可分为两个步骤：
-
- 将数据和程序（即指令序列）输入到计算机的存储器中。
-
- 从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。
CPU的作用是协调并控制计算机的各个部件执行程序的指令序列，使其有条不紊地进行。因此它必须具有以下基本功能：
- a)取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。
- b)分析指令：即指令译码。是对当前取得的指令进行分析，指出它要求什么操作，并 产生相应的操作控制命令。
- c)执行指令：根据分析指令时产生的“操作命令”形成相应的操作控制信号序列，通过运算器，存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。
RISC 即精简指令集计算机（Reduced Instruction Set Computer）的缩写。它是一种八十年代才出 现的CPU，与一般的CPU 相比不仅只是简化了指令系统，而且是通过简化指令系统使计算机的结构更 加简单合理，从而提高了运算速度。
从实现的途径看，RISC_CPU与一般的CPU的不同处在于：它的时序控制信号形成部件是用硬布线逻辑实现的而不是采用微程序控制的方式。所谓硬布线逻辑也就是用触发器和逻辑门直接连线所构成的状态机和组合逻辑，故产生控制序列的速度比用微程序控制方式快 得多，因为这样做省去了读取微指令的时间。
2、RISC_CPU 结构
- 1)时钟发生器
- 2)指令寄存器
- 3)累加器
- 4)RISC CPU算术逻辑运算单元
- 5)数据控制器
- 6)状态控制器
- 7)程序计数器
- 8)地址多路器
3、Design
（1）时钟发生器 clk_gen
a、Port
| port | type | width | description |
|---|---|---|---|
| clk | input | 1 | clock signal |
| reset | input | 1 | reset signal |
| alu_clk | output | 1 | control the alu |
| fetch | output | 1 | 8分频信号，当fetch为高电平时 使clk能触发cpu控制器开始执行一条指令 控制地址多路器输出指令地址和数据地址 |
b、Timing
c、RTL
- 状态机生成一个把分频的信号（fetch）
- 生成一个脉冲信号（alu_clk）
在这里插入代码片
（2）指令寄存器（Instruction Register）
a、Port
- 指令寄存器的触发时钟是clk,在clk的正沿触发下，寄存器将数据总线送来的指令存人高8位或低8位寄存器中。但并不是每个clk的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据。什么时候寄存，什么时候不寄存由CPU状态控制器的load_ir信号控制。load_ir信号通过ena口输入到指令寄存器，复位后，指令寄存器被清为零。
- 每条指令为两个字节，即16位。高3位是操作码，低13位是地址(CPU的地址总线为13位，寻址空间为8K字节)。本设计的数据总线为8位，所以每条指令需取两次。先取高8位，后取低8位。而当前取的是高8位还是低8位，由变量state记录。state为0表示取的是高8位，存入高8位寄存器，同时将变量state置为1。下次再寄存时，由于state为1，可知取的是低8位，存人低8位寄存器中。
| port | type | width | description |
|---|---|---|---|
| clk | input | 1 | clock signal,上升沿触发 |
| reset | input | 1 | reset signal |
| ena | input | 1 | load_ir信号通过ena输入到IR中，告诉IR将数据总线送来的指令存入高8位或低8位寄存器中 state =0 存入高八位，state =1，存入低八位 |
| data | input | 8 | 传输过来的八位指令数据 |
| opc_iraddrs | output | 16 | 两字节的指令,[15:13] 位操作码，[12:0]为地址。 |
b、Timing
c、RTL
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（3）累加器（Accumulator）
a、Port
- 累加器用于存放当前的结果，它也是双目运算中的一个数据来源。
- 复位后，累加器的值是零。当累加器通过ena口收到来自CPU状态控制器load_acc信号时，在clk时钟正跳沿时就收到来自于数据总线的数据。
| port | type | width | description |
|---|---|---|---|
| clk | input | 1 | clock signal,上升沿触发 |
| reset | input | 1 | reset signal |
| ena | input | 1 | 由cpu状态控制器load_acc给出，为高电平时接收来自数据总线的数据 |
| data | input | 8 | 来自数据总线的数据 |
| accum | output | 8 | 保存记录输出alu_out的数据 |
b、Timing
c、RTL
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（4）算术逻辑运算单元（Arithmetic Logic Unit）
a、Port
- 算术逻辑运算单元如图所示。
- 它根据输入的8种不同操作码分别实现相应的加、与、异或、跳转等基本操作运算。利用这几种基本运算可以实现很多种其他运算以及逻辑判断等操作。
| port | type | width | description |
|---|---|---|---|
| alu_clk | input | 1 | clock signal |
| data | input | 8 | 数据总线的数据 |
| accum | input | 8 | 累加器保存的数据 |
| opcode | input | 3 | 三位操作码 |
| alu_ena | input | 1 | 使能，由cpu状态控制器给出 |
| zero | output | 1 | 累加器的非 |
| alu_out | output | 8 | 计算结果 |
b、Timing
c、RTL
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（5）数据控制器（datactl）
a、Port
- 作用是控制累加器数据输出
| port | type | width | description |
|---|---|---|---|
| in | input | 8 | alu_out data |
| datactl_ena | input | 1 | enable |
| data | output | 8 | ena = 1,data = alu_out |
b、Timing
c、RTL
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（6）地址多路器 (ADDR)
a、Port
- 它用于选择输出的地址是PC（程序计数）地址还是数据/端口地址。
- 每个指令周期的前4个时钟周期用于从ROM中读取指令，输出的应是PC地址；
- 后4个时钟周期用于对RAM或端口的读写，该地址由指令给出。
- 地址的选择输出信号由时钟信号的8分频信号fetch提供。
| port | type | width | description |
|---|---|---|---|
| pc_addr | input | 13 | 从rom中读取的指令 |
| ir_addr | input | 13 | 指令地址 |
| fetch | input | 1 | from clk_gen |
| addr | output | 13 | addr |
b、Timing
c、RTL
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（7）程序计数器(PC_counter)
a、Port
- 它的作用是提供指令地址，以便读取指令。
- 指令按地址顺序存放在存储器中
- 有两种途径可形成指令地址
- 其一是顺序执行的情况
- 其二是遇到要改变顺序执行程序的情况。例如执行JMP指令后，需要形成新的指令地址。
description：
- 复位后，指令指针为零，即每次CPU重新启动将从ROM的零地址开始读取指令并执行。
- 每条指令执行完需两个时钟，这时pc_addr已被增2，指向下一条指令（因为每条指令占两个字节)。
- 如果正在执行的指令是跳转语句，这时CPU状态控制器将会输出load_pc信号，通过load口进入程序计数器。程序计数器(pc_addr)将装人目标地址(ir_addr),而不是增2。
| port | type | width | description |
|---|---|---|---|
| clock | input | 1 | clock |
| reset | input | 1 | reset |
| ir_addr | input | 13 | 指令地址 |
| load | input | 1 | enable |
| pc_addr | output | 13 | 输出地址 |
b、Timing
c、RTL
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（8）状态控制器(Machine)
a、Port
- 状态机是CPU的控制核心，用于产生一系列的控制信号，启动或停止某些部件。
- CPU何时进行读指令来读写I/O端口及RAM区等操作，都是由状态机来控制的。
- 状态机的当前状态，由变量state记录，state的值就是当前这个指令周期中已经过的时钟数（从零计起）。
description
- 状态机控制器接收复位信号RST,当RST有效时，通过信号ena使其为0，输入到状态机
中，以停止状态机的工作。
- 指令周期是由8个时钟周期组成，每个时钟周期都要完成固定的操作，即
- (1)第0个时钟，CPU状态控制器的输出rd和load_ir为高电平，其余均为低电平。指令寄存器寄存由ROM送来的高8位指令代码。
- (2)第1个时钟，与上一时钟相比只是inc_pc从0变为1，故PC增1，ROM送来低8位指令代码，指令寄存器寄存该8位代码。
- (3)第2个时钟，空操作。
- (4)第3个时钟，INC_PC=1，指向下一条指令。若操作符为HLT,则输出信号HALT为高。如果操作符不为HLT,除了INC_PC增一外（指向下一条指令），其他各控制线输出为零。
- (5)第4个时钟，若操作符为AND,ADD,XOR或LDA,读相应地址的数据；若为JMP,将目的地址送给程序计数器；若为STO,输出累加器数据。
- (6)第5个时钟，若操作符为ANDD,ADD或XORR,算术运算器就进行相应的运算；若为LDA,就把数据通过算术运算器送给累加器；若为SKZ,先判断累加器的值是否为0，如果为0，INC_PC就增1，否则保持原值；若为JMP,锁存目的地址；若为STO,将数据写入地址处。
- (7)第6个时钟，空操作。
- (8)第7个时钟，若操作符为SKZ且累加器值为0，则INC_PC值再增1，跳过一条指令，否则 INC_PC无变化。
| port | type | width | description |
|---|---|---|---|
| clk | input | 1 | clock |
| rst | input | 1 | reset |
| ena | input | 1 | ena = 0,state=0 |
| zero | input | 1 | zero |
| fetch | input | 1 | 8分频 |
| opcode | input | 3 | option code |
| load_acc | output | 1 | start accum |
| inc_pc | output | 1 | pc指针 |
| load_pc | output | 1 | lunch pc_counter |
| rd | output | 1 | |
| wr | output | 1 | |
| load_ir | output | 1 | ir_reg ena |
| halt | output | 1 | |
| datactl_ena | output | 1 | datactl_ena |
b、Timing
c、RTL
在这里插入代码片
（9）外围模块
为了对RISC_CPU进行测试，需要有存储测试程序的ROM和装载数据的RAM、地址译
码器。下面来简单介绍一下：
（a）地址译码器
- 用于产生选通信号，选通ROM或者RAM
- 输入13bit地址，判断选通rom还是ram
| ROM | 13‘b0_xxxx_xxxx_xxxx（0-4k-1） 13’b1_0xxx_xxxx_xxxx(4k-6k-1) |
|---|---|
| RAM | 13’b1_1xxx_xxxx_xxxx(6k-8k-1) |
（b）ROM
- 装载测试程序，可读不可写
（c）RAM
- 存放数据，可读可写
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