verilog实例设计
文章平均质量分 79
实例设计代码
deilt
这个作者很懒,什么都没留下…
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简单的 RISC_CPU 学习
它是一种八十年代才出 现的CPU,与一般的CPU 相比不仅只是简化了指令系统,而且是通过简化指令系统使计算机的结构更 加简单合理,从而提高了运算速度。在于:它的时序控制信号形成部件是用硬布线逻辑实现的而不是采用微程序控制的方式。所谓硬布线逻辑也就是用触发器和逻辑门直接连线所构成的状态机和组合逻辑,故产生控制序列的速度比用微程序控制方式快 得多,因为这样做省去了读取微指令的时间。CPU的作用是协调并控制计算机的各个部件执行程序的指令序列,使其有条不紊地进行。从实现的途径看,RISC_CPU与一般的CPU的。原创 2022-11-03 21:34:25 · 740 阅读 · 0 评论 -
verilog实例-近期最少使用算法(LRU)
LRU算法用于cache管理或任何其他需要对访问权进行周期更新的场合。基于时间和空间考虑,cache中存储着近期将会用到的数据项。当cache被用满后,如果有新的数据项到来,需要将某个现有的数据项从cache中清除,为新进入者提供空间。此时通常使用的算法被称为LRU(Least Recently Used,近期最少使用),通过LRU算法可以找到最久未被使用过的数据项,cache将该数据项清除,并将新的数据项写入此处。另一个会用到LRU算法的地方是网络设备中的路由表管理电路。原创 2022-11-01 20:26:30 · 2213 阅读 · 1 评论 -
verilog实例-仲裁(Arbiter)
在一个轮询周期中,agent0最大可以得到3次许可,agent1可以得到2次许可,agent22可以得到1次许可。每次轮询后对应的变量值减1,一个轮询周期结束后,这些变量会被重新设置为预置的初值。在所有存在许可机会的用户之间进行公平轮询,在一个循环周期内,不用用户得到的总许可机会由预置的权重值决定。接下来,我们给出了采用WRR轮询方案的Verilog RTL代码及仿真结果,它采用的是第一种许可方式,序列为A,A,A,B,B,C…一个用户可以连续地获得许可,获得许可的次数由预置的权重值决定。原创 2022-10-31 15:14:17 · 3838 阅读 · 1 评论 -
verilog实例-流水线(Pipeline)
所谓流水线设计实际上是把规模较大、层次较多的组合逻辑电路分为几个级,在每一级插入寄存器组并暂存中间数据。K级的流水线就是从组合逻辑的输入到输出恰好有K个寄存器组(分为K 级,每一级都有一个寄存器组),上一级的输出是下一级的输入而又无反馈的电路。流水线本质上可以理解为一种以面积换性能( Trade Area for Performance )、以空间换时间( Trade Space for Timing )的手段流水线设计在性能上的提高是以消耗较多的寄存器资源为代价的。原创 2022-10-30 20:56:59 · 6294 阅读 · 5 评论 -
verilog实例-fullshakehand握手同步
在不同时钟域之间进行数据传输时,可以考虑使用握手同步机制。握手同步机制分为半握手和全握手。当从低频时钟域向高频时钟域传输数据时,半握手机制比较适用,这是由于接收端可以更快地完成操作。但是当从高频时钟向低频时钟传输数据时,则需要全握手机制。原创 2022-10-20 20:32:16 · 1126 阅读 · 1 评论 -
verilog实例-SRAM控制器
sram转载 2022-10-10 21:16:10 · 1563 阅读 · 0 评论 -
Verilog实例-AMBA(AHB)协议
AHB 是为提出高性能可综合设计的要求而产生的新一代 AMBA 总线。AMBA AHB 是位于 APB 之上新一级的总线并且实现了高性能、高系统时钟频率系统的以下特征突发传输;分块处理;单周期总线主机移交;单时钟沿操作;非三态执行;更宽的数据总线架构(64 位或者 128 位)。原创 2022-09-28 22:00:27 · 1694 阅读 · 2 评论 -
verilog实例-设计文档书写格式
文档格式原创 2022-09-18 22:06:28 · 338 阅读 · 0 评论 -
verilog实例—sync_fifo
sync_fifo原创 2022-09-05 16:08:15 · 548 阅读 · 0 评论 -
verilog实例—并行数据流转化为一种特殊串行数据流模块的设计
verilog实例—并行数据流转化为一种特殊串行数据流模块的设计原创 2022-09-04 16:32:03 · 335 阅读 · 0 评论