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RSS订阅原创 verilog典型系统函数举例说明
注：strobe、monitor不能打印二维数组，会报错。若想打印二维数组，使用foreach/for循环来打印即可。给出语法、参数、自动换行与否、常用技巧，复制即可用。例如foreach打印rdata[7:0][7:0]里所有“打印/输出”函数按。三、字符串格式化（2 个）五、格式占位符速查（常用）一、基础打印（4 个）二、文件打印（4 个）四、特殊控制（3 个）
2026-01-13 11:25:11
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原创 TetraMAX set_faults命令详解
摘要： set_faults 是 ATPG（自动测试模式生成）工具中的关键命令，用于指定测试生成的目标故障模型，直接影响测试向量的生成策略和故障覆盖率。支持多种故障模型，包括 Stuck-at（固定型）、Transition（跳变延迟）、Path_delay（路径延迟）、Bridging（桥接）等。基本语法包含 -model（必选）、-clock、-path 等参数，可根据设计需求灵活配置。使用示例涵盖基础 Stuck-at 测试、混合模型测试及排除特定模块的方法。注意事项包括模型优先级、覆盖率目标及时序约
2025-11-24 16:47:13
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原创 进入文件夹，自动执行Makefile
本文介绍了如何通过修改.cshrc文件实现进入含Makefile的文件夹时自动展示可执行命令。具体方法是在.cshrc中添加别名设置，当检测到Makefile时自动执行make help命令显示帮助信息。文章还提供了示例Makefile模板，包含run_vd、clr、clr_all和help等常用目标，并演示了实际应用场景。这种方法能提高开发效率，用户可根据项目需求调整自动执行的目标命令。
2025-11-21 15:55:35
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原创 verilog仿真force小tips
input信号的force，最好force 最外层的信号，这样，以便于force的信号，在所有范围都生效，避免有些逻辑没有被传导；至于inout信号的force，inout信号尽量不要force，否则会发生无法预测的错误，导致判断错误，修改本该正常的逻辑。如果只在接口force信号，那么内部模块的相同信号，不会生效。output信号的force，最好force生成的时候，不要在输出接口force。在force信号时，需要注意，将信号分为input，output两种。
2025-09-09 14:19:10
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原创 python脚本画曲线图
本文介绍了在Windows平台下使用Python绘制高阶函数图形的方法。通过PyCharm IDE配置Python 3环境，安装matplotlib等依赖包，实现了一个5阶函数图形的绘制示例。代码中演示了如何定义5阶多项式函数，设置参数范围(-100,100)，并生成4000个数据点进行绘图。文章还包含了中文图表标注、网格线设置等实用技巧，以及解决中文显示问题的配置方法。最终生成的图像清晰展示了5阶函数的波形特征，适用于数学计算和数据分析的可视化需求。
2025-08-05 09:55:32
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原创 verilog tb文件 美化terminal输出
sformatf是一个非常灵活且强大的系统函数，适用于各种需要格式化字符串的场景。通过使用$sformatf，你可以轻松地将不同类型的数据格式化为字符串，便于调试和日志记录。
2025-07-18 11:08:15
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原创 cshell 调用vcs回归仿真脚本
本文介绍了使用csh脚本进行Verilog仿真的自动化方法。主要内容包括：1) 创建可自动检查并生成fsdb和log目录的别名命令；2) 通过脚本自动扫描测试用例文件夹并构建测试用例数组；3) 提供交互式选择测试用例的功能，支持单用例或全部用例仿真；4) 实现仿真流程自动化，包括文件复制、编译运行、结果分析和日志记录；5) 支持VCS和NCVerilog两种仿真工具切换。该脚本可自动生成波形文件、保存日志，并输出详细的仿真结果报告，显著提高了Verilog仿真效率。
2025-07-16 15:19:12
229
原创 fpga调试经验
本文总结了FPGA调试ADC芯片的三个常见问题及解决方案：1）电源不稳定导致输出波动，改用程控电源供电解决；2）通信不稳定问题，通过在FPGA板上焊接10pf级电容滤波改善；3）上电配置错误问题，通过CH341小板读取配置并更新在线配置功能解决。这些经验表明，电源质量、信号滤波和正确配置是保证ADC稳定工作的关键因素。
2025-07-14 15:56:08
350
原创 vivado生成mmcm时钟ip
在 Vivado 中生成和配置 MMCM（Mixed-Mode Clock Manager）可以通过以下步骤完成：
2025-06-19 14:05:57
650
原创 芯片工艺解释举例
摘要：1P4M_2Ia_1TM1_1MTT2是芯片制造工艺术语，包含1层多晶硅栅极、4层金属互连、2层绝缘层、1层顶层金属焊盘和1层双顶层金属。这种配置通过增加金属层厚度和绝缘隔离，提升芯片性能与可靠性，同时优化面积和成本，适用于高性能集成电路制造。
2025-06-11 11:34:57
1153
原创 芯片金属层M1、M2区别
本文对比了芯片设计中M1（第一层金属）和M2（第二层金属）的主要区别。M1主要用于晶体管内部的局部连接，采用水平布线，具有高密度和严格的设计规则；M2用于长距离信号传输，采用垂直布线，设计规则相对宽松。两类金属层在应用场景、布线方向、线宽间距等方面各有特点，需根据具体需求优化选择以实现芯片性能最佳平衡。
2025-06-11 10:03:08
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原创 MTP controller设计记录
3、门控需求，功耗需求较高时，可添加额外门控；如功耗需求较低时，无需添加额外门控，保证mtp有低功耗模式，并在测试mtp时，保证mtp稳定保持在低功耗模式。2、预留测试mtp接口，根据面积需求，自定义是否需要一键启动测试序列（初期设计不需要，后期迭代成熟后，可使用）；4、根据需求，可添加ecc hanmming用于纠错，根据面积、空间等选择ecc计算bit位。1、按照系统需求，将mtp 接口转换为系统总线或其他自定义总线；
2025-06-09 11:24:22
275
原创 scan_mode设计原则
2、只需要固定mtp datasheet说明的接口即可，其他接口无需固定，此操作可提高scan覆盖率。1、在进行scan_mode设计时，需要保证mtp处于standby模式，不会有擦写、编程动作。在进行mtp controller设计时，基本功能设计完成后，需要设计scan_mode设计。3、对于datasheet描述不清晰的接口，可以咨询厂家后，根据ip厂商要求调整。4、对于其他接口，可根据项目经验，调整固定值。
2025-06-09 11:10:38
323
原创 Verilog状态机异常跳转解析
在使用verilog硬件描述语言时，写三段式状态机，使用current_state[3:0]、next_state[3:0]时，current_state正常跳转，next_state跳转异常，存在半周期的异常状态，然后回到正常状态。2、current_state只在clock上升沿来源于next_state，current_state正常跳转；next_state中有半个周期的异常状态跳转，IDLE。1、其他控制信号都是根据current_state生成；综上所述，此种为正常代码，无需修改。
2025-06-05 17:34:18
271
原创 perl模式匹配修饰符
perl有以下几种模式匹配修饰符：igcmsxonpadr。后续更新其他未列出的模式匹配修饰符。如题，perl模式匹配修饰符含义。
2024-10-17 19:33:26
491
原创 perl读取目录，写入文件
此脚本有两个输入参数，第一个参数为需要打印的文件目录，第二个参数为打印后的文件名；该脚本名称为out_file_full_path。
2024-10-16 11:23:13
627
原创 nLint命令说明
gen_clk_source NM_name+m/d《n》+p《n》+MA_master+PS_《pin/signal》：指定generated clock source。-treat_latch_enable_as_control 《on|off》：指定是否将“latch enable”视为控制信号，默认OFF。-clock_gen_module 《clock_generator_module》：对于22052(rule)，指定clk 生成模块。
2024-10-11 17:24:15
1005
原创 linux批量修改文件内容
含义为，在本目录下递归搜索.py文件，将所有py文件中含有 “A in range(0” 的字段修改为 “B in range(1”
2024-09-05 09:03:48
265
原创 Verilog task input[]
另外，想在task中的input 端口赋初值，那么可以在声明阶段赋初值，但是必须使用（）括住；task的input端口的位宽如果想用动态的，那么可以这样定义。上述代码中，a，b的位宽取决于调用task的传入变量的位宽；在使用verilog编写task来进行激励仿真时，如题verilog task使用动态位宽。
2024-07-17 17:03:47
290
asyn-syn-fifo.pdf
2020-07-23
AXI总线应用解释中文版
2022-11-17
asyn_syn_fifo.pdf
2020-07-23
空空如也
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