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RSS订阅原创 perl模式匹配修饰符
perl有以下几种模式匹配修饰符：igcmsxonpadr。后续更新其他未列出的模式匹配修饰符。如题，perl模式匹配修饰符含义。
2024-10-17 19:33:26
390
原创 perl读取目录，写入文件
此脚本有两个输入参数，第一个参数为需要打印的文件目录，第二个参数为打印后的文件名；该脚本名称为out_file_full_path。
2024-10-16 11:23:13
447
原创 nLint命令说明
gen_clk_source NM_name+m/d《n》+p《n》+MA_master+PS_《pin/signal》：指定generated clock source。-treat_latch_enable_as_control 《on|off》：指定是否将“latch enable”视为控制信号，默认OFF。-clock_gen_module 《clock_generator_module》：对于22052(rule)，指定clk 生成模块。
2024-10-11 17:24:15
577
原创 linux批量修改文件内容
含义为，在本目录下递归搜索.py文件，将所有py文件中含有 “A in range(0” 的字段修改为 “B in range(1”
2024-09-05 09:03:48
138
原创 Verilog task input[]
另外，想在task中的input 端口赋初值，那么可以在声明阶段赋初值，但是必须使用（）括住；task的input端口的位宽如果想用动态的，那么可以这样定义。上述代码中，a，b的位宽取决于调用task的传入变量的位宽；在使用verilog编写task来进行激励仿真时，如题verilog task使用动态位宽。
2024-07-17 17:03:47
159
原创 vivado检查cdc
在Vivado中，可以使用Clock Interaction Report来检查时钟域交叉（CDC）问题。xdc约束文件主要是clk的约束，clk的周期、异步关系等等。vivado建立工程不在本文讨论范围之内。导入rtl文件后，建立xdc约束文件。
2024-01-03 14:42:29
687
原创 Quartus综合简单流程（一）
quartus是Altera的FPGA软件，用于综合verilog代码，生成sof文件，也可转换为jic文件，使用jtag下载进altera的FPGA开发板中。
2023-12-06 20:37:37
1807
原创 verdi识别状态机的问题
写了一个小工程，有两个文件中分别各有一个状态机。verdi可以识别出来其中一个FSM，另外一个怎么都识别不出，一直报。
2023-11-28 09:10:35
703
原创 开发新模块的一般化流程
AS：Architecture Specification，架构规格；后端方案（更改网表）：插入Buffer、在关键路径换为LVT的器件。FS：Function Specification，功能规格；DS：Design Specification，设计规格。前端方案（修改RTL代码）：逻辑前移、构造流水线；在进行修时序违例时，分为前端和后端的方案。LVT：低阈值电压，速度更快，但功耗更大；HVT：高阈值电压，速度慢，但功耗小。SVT：标准阈值电压；
2023-10-23 17:10:28
119
原创 gvim批量替换
GVIM的基础操作在站内可以随便搜索到，本帖会不断更新gvim的一些进阶操作。在行选中以后，在命令行中输入。如题，GVIM批量替换。
2023-01-05 20:27:14
2741
2原创 收房注意事项
首要核对是否取得2书1表，核对面积与实测报告面积之后，进行面积补差。其他注意事项： 门的顶部和底部是否都刷过油漆，四周是否与门框密封 窗户开关是否没有异响，外窗框上应有防堵帽 按照装修清单仔细核对，是否有未装修到位的地方 水龙头的出水是否顺畅，下水是否顺畅，排水速度是否够快。 在验房检测时，可以利用卫生纸擦拭上下水管道底部，查看是否渗水、漏水 在验房检测时，可以将冒烟的物体，放在烟道下方，查看烟上升到烟道口立即吸走 另外将冒烟的物体放到烟雾报警器附近，查看报警装置反应是否灵敏..
2021-12-22 16:03:57
263
原创 数字IC常用缩略语
总线周期（Bus Cycle）：总线周期是总线时间的基本单位，就是总线时钟的频率。AHB用于：高性能、高时钟频率的系统结构。典型应用：RAM、NAND FLASH、DMA、BridgeAHB总线=AHB Master + AHB slave + Infrastructure（依载器+数据多路选择器+译码器+地址多路控制选择器）HSIZE[2:0] 0~7分别对应比特位序0 1 2 3 4 5 6 7传输位宽8bit 16 32 64 128 256 512 10242^32^4
2021-12-22 15:34:33
336
原创 BMC理解
BMC平台管理（platform management） 平台管理是对系统硬件进行各种管理，监控和调节。比如通过监控系统的电压、温度、风扇等等，来将系统调节到能达到的最佳状态，以保证系统能够稳定运行。 也可以通过复位来进行硬复位。 同时，还存有各种log文件，用以debug问题。以上的这些功能集成到一个控制器上来实现，这个控制器就是基板管理控制器（BMC，Baseboard Manager Controller）。 BMC独立于系统上的其他硬件，如CPU、MEM等等模块。 BMC本身也是一个
2021-12-13 15:44:34
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原创 SDIO简要笔记
SDIOSDIO是通过SD的外围引脚I/O来连接外部设备。SDIO的传输模式有以下3种：①SPI mode 标准的SPI模式②1-bit mode cmd line、1 data line、clk line、irq line③4-bit mode cmd line、3 data line、 clkSDIO也可以读取MMC内存，SD的MMC mode就是读取MMC卡的一种模式。类似于SPI mode，但是具体速率有区别：MMC的spi mode 最大速率20Mbit/sSD的 spi mo
2021-12-08 17:06:15
3092
原创 verilog读入txt文件
system verilog读入txt文件sv利用系统函数读取txt文件本目录下需要存在data_in.txt，才能读入该文件。data_in.txt存储的数据利用 空格 或者 回车 隔开，这两种都可以识别。$fopen打开文件函数$feof 读取文件末尾（end of file）$fscanf扫描读取的数据到指定数组。如图所示，除了fclose，每个函数都有各自的句柄，这是为了方便后期使用该函数。......
2021-12-03 14:42:47
6998
AXI总线应用解释中文版
2022-11-17
asyn_syn_fifo.pdf
2020-07-23
asyn-syn-fifo.pdf
2020-07-23
空空如也
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