UVM—Factory机制

已于 2023-04-07 15:56:05 修改
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分类专栏： UVM学习 文章标签： 笔记
于 2023-04-07 15:55:01 首次发布
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版权
本文介绍了UVM中的Factory机制，它是对SystemVerilog中new函数的增强，允许根据类名创建实例并支持Override功能。Factory机制包括uvm_component和uvm_object的实例化步骤，需要通过宏注册到工厂。Override功能要求重载类与被重载类有派生关系，并使用特定的实例化方式。文中还强调了override的注意事项和实现方式。
摘要由CSDN通过智能技术生成

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

前言

记录知识点，参考了UVM实战、芯片验证漫游指南、以及各位大佬的总结。如有错误，欢迎指正！

一、简介

Factory机制其实是对SV中new函数的重载，原始的new函数功能太过简单。经过factory机制的改良后，进行实例化的方法多了很多,有了Factory机制之后，可以根据类名创建这个类的一个实例，还可以在创建类的实例时根据是否有重载记录来决定是创建原始的类，还是创建重载的类的实例。

二、uvm_component和uvm_object的例化

步骤：定义——>注册——>构建

注册：`uvm_component_utils(type_name)   

           `uvm_object_utils(type_name)

  • 两个宏的作用就是将类注册到factory中。注意，factory是独有的，有且只有一个，这保证了多有的
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