3.4 模型机CPU设计方法-2
总体框架
一.组合逻辑控制器概述
1、定义:组合逻辑控制器的微命令是由组合逻辑电路来实现。每种微命令都需要一组逻辑电路产生,全机所有微命令需要的逻辑电路就构成了微命令发生器。
2、硬件组成:
3、工作原理:
从主存读取的现行指令存放在IR中,其中,操作码与寻址 方式代码分别经译码电路形成一些中间逻辑信号,送入微命令发生器,作为产生微命令的基本逻辑依据。微命令的形成还需考虑各种状态信息,如PSW所反映的CPU 内部运行状态、由控制台(如键盘)产生的操作员控制命令、 I/O设备与接口的有关状态、外部请求等等。微命令是分时产生的,所以还需引入时序系统提供的周期、 节拍、脉冲等时序信号。IR中的地址段信息送往地址形成部件,按照寻址方式码形 成实际地址,或送主存以访问主存单元;或送往运算器,按 指定的寄存器号选取相应的寄存器。当程序顺序执行时,PC增量计数,形成后续指令的地址; 当程序需要转移时,IR中的地址段信息经地址形成部件产生 转移地址,送入PC,使程序发生转移。
二、组合逻辑控制器时序系统
1、工作周期
① 取指周期FT: 在FT中完成的操作是 公共性 操作;② 源周期ST ——如果需要从 主存 中读取源操作数(非寄存器 寻址),则进入ST。③ 目的周期DT ——如果需要从 主存 中读取目的地址或目的操 作数(非寄存器寻址),则进入DT。④ 执行周期ET ——取得操作数后,CPU进入ET,这也是各类 指令都需经历的最后一个工作阶段( 公共性 操作)。⑤ 中断周期IT ——除了考虑指令的正常执行,还需考虑外部 请求带来的变化。在响应中断请求之后,到执行中断服务程 序之前,需要一个 过渡期 ,称为中断周期IT⑥ DMA周期DMAT ——响应DMA请求之 后,CPU进入DMAT。在DMAT中, CPU交 出 系统总线的 控制权 ,即MAR、MDR与 系统总线断开(呈高阻态),改由 DMA控制器控制系统总线,实现主存 与外围设备间的数据直传。
2、时钟周期(节拍)
3、工作脉冲
三、指令流程与操作时间表
1、取指周期FT:Fetch Time
(1)进入FT的方式和条件① 由R/S端异步置入:a.上电初始化b.复位初始化② 运算过程中同步打入FT(由D端打入) :a.程序正常执行,应进入FT;b.DMA周期执行后,应进入FT;c.IT周期执行后,应进入FT。(2)取指流程: M→IR ,PC+1→PC(3)操作时间表EMAR,R,SIR;PC→A,A+1,DM ,CPPC,(下面是补充的时序转换的指令)① 1→ST,CPST;② 1→DT,CPDT;③ 1→ET,CPET;
2、ST:寻址方式(MOV、双操作数指令)
3、DT:寻址方式(MOV、双操作数指令)
4、ET
再一次总结
MOV
双操作数
(只考MOV和双操作数,其他的后面会涉及或者不考)
5.操作时间表的微指令如何来的
1.从主存里面取东西:M——>IR/MDR; 那么会实现EMAR输出到系统总线的控制信号EMAR,然后实现R(read)读取主存的操作。然后S(set)IR和SMDR,将信息注入其中
2.对于PC自增,转移到MAR,SP转移到MAR,自增,R转移到MAR,自增,MDR到暂存器,c暂存器到MDR,R,MAR;加减乘除操作,都要用A/B表示相关的信息,
比如 R1+1→R1 对应操作时间表: R1→A、A+1;
PC→MAR 对应操作时间表:PC→A、输出 A;
然后结束之后在后面一定要跟一个DM表示数据已经读入进去。写入的指令是W(EMDR)即
访存控制:EMAR\W(EMDR)\R(SMDR)
3.CP+组件号,表示结果分配:CPR0~3 / CPC / CPD / CPSP / CPPC / CPMDR/CPMAR/CPPSW表示数据等已经转移到了相关的后续部件。
4.关于时序转移的信号
每一次结束FT,ST,DT操作后没有中断都要写1—>下一个指令周期,比如ST、DT、ET
除了FT,其他三种都会有分流程的操作的步骤,比如ST分为ST0,ST1,ST2等等,那么这些步骤除了最后一步都在结尾加上T+1,和CPT(非P)。
每个T的周期结束之后都会关闭CPT(非P),CPFT(非P)CPST(非P)CPDT(非P)CPET(非P)。
比如下面这个例子
总结: