Verilog编程实例
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分享一些Verilog编程的实例，仅供参考！
李锐博恩
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简易数字频率计（verilog HDL设计）（2020维护版本）
测量被测信号的频率，要清楚频率的定义，一言以蔽之，就是1s中信号的周期数，这不就是周期的倒数吗？根据频率的定义，我们测量被测信号1s中变化的次数即可，即1s中的周期数。原创 2018-05-19 19:49:49 · 33700 阅读 · 50 评论 -
Verilog设计实例（8）按键防抖设计之软件防抖
使用一种相当简单的方法来查找开关的n个连续稳定读数，其中n是一个从1（完全没有反跳）到看似无穷大的数字。 通常，代码会先检测到跳变，然后开始递增或递减计数器，每次重新读取输入时，直到n达到一些安全的，无抖动的计数。 如果状态不稳定，则计数器会重置为其初始值。原创 2020-06-19 15:46:05 · 8285 阅读 · 0 评论 -
Verilog设计实例（7）基于Verilog的数字电子钟设计
基于模块化的设计思想， 采用 Verilog HDL 语言设计一个能进行时、分、秒计时的二十四小时制的数字电子钟， 并具有整点报时功能。 采用数码管进行时间显示，要求显示格式为：小时-分钟-秒钟。原创 2020-06-17 21:51:43 · 41371 阅读 · 22 评论 -
Verilog设计实例（6）基于Verilog的各种移位寄存器实现
在数字电子产品中，移位寄存器是级联的触发器，其中一个触发器的输出引脚q连接到下一个触发器的数据输入引脚（d）。 因为所有触发器都在同一时钟上工作，所以存储在移位寄存器中的位阵列将移位一个位置。原创 2020-06-13 23:03:23 · 22230 阅读 · 6 评论 -
Verilog设计实例（5）详解全类别加法器（二）
超前进位加法器能够在完全加法器完成其运算之前计算进位。 这比起波纹加法器具有优势，因为它能够更快地将两个数字加在一起。 缺点是需要更多逻辑。原创 2020-06-05 23:18:23 · 3157 阅读 · 5 评论 -
Verilog设计实例（4）详解全类别加法器（一）
本文详细地总结了一系列的加法器，包括半加器、全加器、等波纹进位加法器，作为训练材料是一种不错的选择。原创 2020-06-05 04:05:44 · 6600 阅读 · 0 评论 -
Verilog设计实例（3）基于Verilog的单端口同步读写RAM设计
为什么要写单端口同步读写RAM呢？没有那么多为什么？就是因为简单、基础，能清晰说明单端口RAM的原理，顺手给出设计，也能说明你的设计基础原创 2020-06-04 22:24:25 · 4484 阅读 · 2 评论 -
Verilog设计实例（2）一步一步实现一个多功能通用计数器
多功能计数器，英文名为：多功能计数器；所谓多功能，这里包括二进制计数，格雷码计数以及线性反馈移位寄存器（LFSR）三种，本文通过从普通的计数器开始，也就是单个功能的计数器开始，一步一步过渡到多功能计数器。原创 2020-06-02 22:17:33 · 4281 阅读 · 2 评论 -
Verilog设计实例（1）线性反馈移位寄存器（LFSR）
LFSR代表线性反馈移位寄存器，它是一种在FPGA内部有用的设计。 LFSR易于合成，这意味着它们占用的资源相对较少，并且可以在FPGA内部以很高的时钟速率运行。原创 2020-06-01 15:51:50 · 11940 阅读 · 0 评论