逻辑短文系列
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李锐博恩
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【逻辑电路】for循环的等价展开电路
从功能的角度来看，上述这几种方式去替代我们的for写法均可，但是有时候，使用for循环最为方便，例如我们的输入特别多，我们使用if，那样会让我们的代码行数非常多，显得臃肿不堪，可效率低下，这时候for循环就可大显身手。原创 2022-04-17 12:24:48 · 4632 阅读 · 4 评论 -
【静态时序分析】如何寻找时序分析的起点与终点
教你寻找时序路径的起点和终点？原创 2022-04-17 01:09:45 · 4719 阅读 · 0 评论 -
【Vivado工具使用技巧】如何快速查看一个工程的器件型号
合理利用vivado软件的各种资源，快速得到想要的信息原创 2022-04-15 21:51:23 · 6618 阅读 · 2 评论 -
aurora IP中选择了小端支持，但小端体现在了什么地方呢？
aurora IP中选择了小端支持，但小端体现在了什么地方呢？原创 2021-12-03 23:13:48 · 2529 阅读 · 1 评论 -
TX Pattern Generator功能块
伪随机比特序列（PRBS）通常用于测试高速链接的信号完整性。这些序列看起来是随机的，但具有特定的属性，可用于测量链路的质量。原创 2021-11-07 03:46:15 · 2795 阅读 · 0 评论 -
GT Transceiver的TX Buffer功能块
GTX/GTH收发器的TX数据通路有两个用于PCS的内部并行时钟域：PMA并行时钟域（XCLK）和TXUSRCLK域。为了传输数据，XCLK速率必须与TXUSRCLK速率相匹配，并且必须解决两个域之间的所有相位差。原创 2021-11-06 21:46:51 · 3298 阅读 · 0 评论 -
TX的8B/10B编码功能
许多协议对输出数据使用8B/10B编码。8B/10B是一种行业标准的编码方案，它用每个字节的两个比特的开销来换取实现的直流平衡和bounded disparity，以允许合理的时钟恢复。原创 2021-11-06 18:17:21 · 3205 阅读 · 1 评论 -
GT Transceiver的动态重配置端口
动态重新配置端口（DRP）允许动态改变GTXE2_CHANNEL/GTHE2_CHANNEL和GTXE2_COMMON/GTHE2_COMMON原语的参数。原创 2021-11-06 01:55:47 · 5018 阅读 · 1 评论 -
GT Transceiver的回环模式
回环模式是transceiver数据通路的专门配置，其中数据流被折返到源头。通常情况下，传输一个特定的数据流，然后进行比较以检查错误。原创 2021-11-06 01:04:41 · 6851 阅读 · 5 评论 -
GT Transceiver的电源控制
CPLLPD端口直接影响CHANNEL PLL，而QPLLPD端口直接影响QUAD PLL。原创 2021-10-30 19:32:15 · 2327 阅读 · 0 评论 -
GT Transceiver的复位与初始化（4）RX初始化和复位流程
GTX/GTH收发器RX使用一个复位状态机来控制复位过程。由于其复杂性，GTX/GTH收发器RX被划分为比GTX/GTH收发器TX更多的复位区域。原创 2021-10-29 00:46:23 · 3121 阅读 · 1 评论 -
GT Transceiver的复位与初始化（3）TX初始化和复位流程
GTX/GTH收发器TX使用一个复位状态机来控制复位过程。GTX/GTH收发器TX被划分为两个复位区域，TX PMA和TX PCS。原创 2021-10-27 00:01:25 · 2682 阅读 · 0 评论 -
GT Transceiver的复位与初始化（2）CPLL复位以及QPLL复位
在使用QPLL之前，必须对其进行复位。原创 2021-10-24 02:34:50 · 4393 阅读 · 0 评论 -
FPGA 核和FPGA Fabric的区别是什么？
FPGA fabric主要是指FPGA互连矩阵和嵌入其中的CLBs。原创 2021-10-17 23:45:32 · 4741 阅读 · 0 评论 -
GT Transceiver中的重要时钟及其关系（7）TXUSRCLK以及TXUSRCLK2的产生
根据TXUSRCLK和TXUSRCLK2的频率，有不同的方式可以使用FPGA时钟资源来驱动TX接口的并行时钟。原创 2021-10-16 16:19:40 · 2317 阅读 · 0 评论 -
GT Transceiver中的重要时钟及其关系（6）TXUSRCLK以及TXUSRCLK2的用途与关系
TXUSRCLK2是进入GTX/GTH Transceiver TX端所有信号的主要同步时钟。进入GTX/GTH Transceiver TX端的大多数信号都是在TXUSRCLK2的正沿上采样的。原创 2021-10-17 08:00:00 · 2188 阅读 · 0 评论 -
GT Transceiver中的重要时钟及其关系（5）QPLL的工作原理介绍
QPLL输出为同一Quad内的每个transceiver的TX和RX时钟分频器块提供信号，该块控制PMA和PCS块使用的串行和并行时钟的生成。原创 2021-10-16 12:00:00 · 2729 阅读 · 0 评论 -
GT Transceiver中的重要时钟及其关系（4）CPLL的工作原理介绍
介绍决定了PLL时钟输出频率以及transceiver的线速率的两个公式原创 2021-10-15 00:08:37 · 2873 阅读 · 0 评论 -
GT Transceiver中的重要时钟及其关系（3）多个外部参考时钟使用模型
参考时钟选择结构的灵活性允许QUAD中的每个Transceiver都可以访问上下QUAD中的专用参考时钟。原创 2021-10-14 00:02:53 · 2652 阅读 · 3 评论 -
GT Transceiver中的重要时钟及其关系（2）单个外部参考时钟使用模型
单个外部参考时钟也可以驱动多个QUAD中的多个Transceiver原创 2021-10-13 00:04:31 · 2210 阅读 · 0 评论 -
GT Transceiver中的重要时钟及其关系（1）GT Transceiver参考时钟
Transceiver的时钟，名称多，关系复杂，让初次接触它的工程师，苦不堪言。原创 2021-10-10 23:41:03 · 3850 阅读 · 2 评论 -
GT Transceiver的总体架构梳理
对于7系列的FPGA，共有3个系列，每个系列都有各自的高速收发器，称为吉比特收发器，即Gigabit Transceiver，简称为GT。原创 2021-10-09 00:30:44 · 2897 阅读 · 8 评论 -
Vivado中用于时钟操作的几个Tcl命令
理论上，使用Tcl可以在Vivado上完成一切操作，但是没必要，因为命令太多，很难记忆，我们只需要知道几个常用的即可，方便我们使用Vivado。原创 2021-10-07 23:11:13 · 7966 阅读 · 0 评论 -
时序分析中的关键术语
本文就针对时序分析中常用的术语，给予简单介绍。原创 2021-10-02 00:15:37 · 2174 阅读 · 0 评论 -
Vivado如何计算关键路径的保持时间裕量？
保持时间是要求数据延迟（数据到达时间）必须大于一定的时间（数据要求时间），这个时间是时钟的偏斜加上保持时间。原创 2021-09-26 00:56:11 · 2016 阅读 · 0 评论 -
Vivado如何计算关键路径的建立时间裕量？（实践篇）
Vivado实际时如何分析建立时间裕量的呢？实践告诉你。原创 2021-09-25 15:25:44 · 2450 阅读 · 0 评论 -
Vivado如何计算关键路径的建立时间裕量？（理论分析篇）
时序分析的一个原则是目的寄存器要能稳定的采样到源寄存器发送的数据原创 2021-09-25 01:30:17 · 2297 阅读 · 0 评论 -
TCL中Ports/Pins/Nets/Cells/Clocks之间的交互关系？
Ports/Pins/Nets/Cells/Clocks之间都有着相互的联系，如果存在的话，可以相互获取。原创 2021-09-21 01:48:12 · 2540 阅读 · 0 评论 -
TCL中关于Nets的一些用法？
net是连接pin与pin或者pin与port的桥梁原创 2021-09-21 00:18:52 · 1703 阅读 · 0 评论 -
TCL中关于Cells的一些使用方法？
cell的引脚是pin，我们上篇博文中的pins都是cell上的pins，也就是模块的引脚。如果模块是顶层模块，那模块的引脚也称为管脚，叫做ports，具有具体的位置信息。原创 2021-09-20 23:49:18 · 3655 阅读 · 0 评论 -
TCL中关于Pins的一些使用方法？
在看时序报告时，内部器件以及走线延迟，都是这种形式，一眼就知道，有一种熟悉感，有利于我们理解这些之外的内容原创 2021-09-20 18:53:43 · 2965 阅读 · 0 评论 -
TCL中关于管脚（Ports）的一些使用方法？
水滴石穿，一次记不住，那就多次！分解记忆。今天的内容是ports相关的TCL命令原创 2021-09-20 16:26:54 · 2408 阅读 · 0 评论 -
逻辑设计中复位的稳妥处理方法？
如果你的设计对复位敏感，那么就应该考虑复位设计了，这里提供一种通用的设计方法。原创 2021-09-20 01:14:17 · 2021 阅读 · 0 评论 -
逻辑设计中需要显式地使用IBUF以及OBUF类似的原语吗？
FPGA逻辑短文系列第一篇，逻辑设计中需要显式地使用IBUF以及OBUF类似的原语吗？原创 2021-09-19 18:05:12 · 3273 阅读 · 0 评论