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集成电路EDA设计精英挑战赛
文章平均质量分 95
EDA挑战赛备赛笔记
ReCclay
CSDN认证博客专家、CSDN万粉博主、CSDN嵌入式领域优质创作者、CSDN-2020博客之星年度总评选Top25。自入站以来,凭借坚持与热爱,以博文的方式分享所学,累计博文数量达1千余篇,受益人次达300w+次,涉及领域包括但不限于前/后端软件开发、嵌入式软件开发、Linux驱动开发、自动驾驶算法研究、视觉SLAM算法研究、ROS机器人开发、FPGA开发、IC设计与验证等。欢迎您的关注,我们一起进步!
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【第三届集成电路EDA备赛】赛题一:海思-时序逻辑的高性能ATPG技术(1)(赛题概述)
一、赛题背景在VLSI电路的设计过程中,DFT是保证回片测试质量的重要手段,TPG(Test Pattern Generation)是其中一个重要的环节。ATPG(Automatic Test Pattern Generation)是整个TPG Flow中的核心组件,一个好的工业级ATPG算法应能够在更短的时间内,产生更少的测试向量数,并获得更高的测试覆盖率,使得测试成本更低。多年以来,业界针对ATPG有着持续研究,从布尔差分法、GF二值算法1将电路模型转换成数学模型来生成测试向量,到D算法[2]及其改原创 2021-09-15 11:13:43 · 2527 阅读 · 0 评论 -
【第二届集成电路EDA备赛】三、“时序模块驱动冲突的检查”赛题介绍及思路
一、赛题描述在RTL的设计中,有一部分是组合逻辑(combinational logic),一部分是时序逻辑(sequential logic)。一般而言,时序逻辑的每个输出只能有一个驱动(driver),该驱动可以是组合/时序逻辑的输出。如下图:在实际RTL开发中,有一类比较常见的错误,就是一个时序电路的输出(如Q)会有多个驱动,如下图:通常,这种错误往往在仿真结果出现问题的时候才能发现,就像刚才说的,验证工具读入verilog design,生成可执行程序,执行可执行程序,如果发现结果错误,这原创 2020-11-07 14:22:14 · 1338 阅读 · 0 评论 -
【第二届集成电路EDA备赛】二、Icarus Verilog(iverilog)快速上手使用(基于Linux)
一、iverilog源码下载编译安装安装一些必要的依赖,如下:sudo apt-get install autoconfsudo apt-get install gperfsudo apt-get install bisonsudo apt-get install flexsudo apt-get install g++sudo apt-get install gccsudo apt-get install git输如以下命令,下载iverilog源码:git clone https:原创 2020-11-07 14:22:00 · 3601 阅读 · 2 评论 -
【第二届集成电路EDA备赛】一、Icarus Verilog(iverilog)快速上手使用(基于windows)
一、介绍如果你只是想检查Verilog文件的语法是否有错误,然后进行一些基本的时序仿真,那么Icarus Verilog 就是一个不错的选择。相比于各大FPGA厂商的IDE几个G的大小,Icarus Verilog 显得极其小巧,最新版安装包大小仅有17MB,支持全平台:Windows+Linux+MacOS,并且源代码开源。本文将介绍如何使用Icarus Verilog来进行verilog文件的编译和仿真。1.1、iverilog介绍Icarus Verilog是一个轻量、免费、开源的Verilog原创 2020-11-07 14:21:49 · 6131 阅读 · 0 评论