校招Verilog篇刷题(含面试手撕代码)
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世上无难事,只要肯攀登。本专栏不仅涵盖用以数字IC前端入门的基础Verilog题型,还包含面试中常见的手撕代码题型。
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ReCclay
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(待更新)【校招Verilog手撕代码】(真题)VL16、单bit信号毛刺滤除电路设计
【校招Verilog手撕代码】(真题)单bit信号毛刺滤除电路设计原创 2022-09-07 15:08:57 · 793 阅读 · 0 评论 -
【校招Verilog手撕代码】VL15、使用最少资源实现一个固定输入的乘法器
【校招Verilog手撕代码】VL15、使用最少资源实现一个固定输入的乘法器原创 2022-08-23 23:24:26 · 653 阅读 · 0 评论 -
【校招Verilog手撕代码】(真题)VL14、窄到宽位宽转换实例(串转并)(12bit转16bit,小端模式)(8bit转12bit)(8bit转16bit)(24bit转128bit)
【校招Verilog手撕代码】VL14、位宽转换(12bit到16bit,小端模式)原创 2022-08-22 11:32:53 · 1314 阅读 · 0 评论 -
【校招Verilog手撕代码】(真题)VL13、画出代码对应的门级电路(要求使用与、或、非、D触发器实现)(含:异或门、半加器、4选1MUX)
【校招Verilog手撕代码】(真题)VL13、画出对应代码的电路(要求使用与、或、非、D触发器实现)原创 2022-08-19 01:26:44 · 628 阅读 · 0 评论 -
(待更新)【校招Verilog手撕代码】VL12、巴克码检测器
【校招Verilog手撕代码】VL12、巴克码检测器原创 2022-08-17 14:45:55 · 845 阅读 · 0 评论 -
(待更新)【校招Verilog手撕代码】VL11、统计1的个数
【校招Verilog手撕代码】VL11、统计1的个数原创 2022-08-17 02:02:00 · 1172 阅读 · 0 评论 -
(待更新)【校招Verilog手撕代码】VL10、找出高位/低位最先出现1的位置
校招Verilog手撕代码】找出高位/低位最先出现1的位置原创 2022-08-17 01:58:52 · 1982 阅读 · 0 评论 -
【校招Verilog手撕代码】VL9、位宽转换器理论(窄到宽、宽到窄)
【校招Verilog手撕代码】VL9、位宽转换器理论(窄到宽、宽到窄)原创 2022-08-17 01:22:09 · 1060 阅读 · 0 评论 -
【校招Verilog手撕代码】VL8、握手过程(ready-valid)
【校招Verilog手撕代码】VL8、握手过程(ready-valid)原创 2022-08-16 19:37:09 · 2493 阅读 · 0 评论 -
【校招Verilog手撕代码】VL7、异步复位同步释放
【校招Verilog手撕代码】VL7、异步复位同步释放原创 2022-08-16 14:22:27 · 579 阅读 · 0 评论 -
【校招Verilog手撕代码】VL6、CRC-8校验码
【校招Verilog手撕代码】VL6、CRC-8校验码原创 2022-08-16 10:44:39 · 1055 阅读 · 0 评论 -
【校招Verilog手撕代码】VL5、串并转换电路
【校招Verilog手撕代码】VL5、串并转换电路原创 2022-08-16 03:31:29 · 499 阅读 · 0 评论 -
【校招Verilog手撕代码】VL4、4输入排序比较器
VL4、4输入排序比较器原创 2022-08-11 17:25:26 · 722 阅读 · 0 评论 -
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【校招Verilog手撕代码】VL3、循环仲裁器设计(Round Robin Arbiter)原创 2022-08-14 17:28:39 · 3324 阅读 · 0 评论 -
【校招Verilog手撕代码】VL2、固定优先级仲裁器设计(Fixed Priority Arbiter)
固定优先级仲裁器设计(Fixed Priority Arbiter)原创 2022-08-04 21:00:45 · 855 阅读 · 0 评论 -
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【校招Verilog进阶挑战】 跨时钟域传输篇:VL24 多bit MUX同步器
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【校招Verilog进阶挑战】 时序逻辑篇:VL16 占空比50%的奇数分频
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【校招Verilog进阶挑战】 时序逻辑篇:VL15 自动贩售机2
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【校招Verilog进阶挑战】 时序逻辑篇:VL13 时钟分频(偶数)
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【校招Verilog进阶挑战】 时序逻辑篇:VL12 状态机-重叠序列检测
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【校招Verilog进阶挑战】 时序逻辑篇:VL11 状态机-非重叠的序列检测
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【校招Verilog进阶挑战】 时序逻辑篇:VL8 非整数倍数据位宽转换24to128
时序逻辑篇:VL8 非整数倍数据位宽转换24to128原创 2022-05-10 21:56:33 · 759 阅读 · 0 评论 -
【校招Verilog进阶挑战】 时序逻辑篇:VL7 数据累加输出
时序逻辑篇:VL7 数据累加输出原创 2022-05-10 20:34:00 · 572 阅读 · 0 评论 -
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时序逻辑篇:VL6 数据串转并电路原创 2022-05-10 17:39:46 · 553 阅读 · 0 评论 -
【校招Verilog进阶挑战】 时序逻辑篇:VL5 信号发生器
时序逻辑:VL5 信号发生器原创 2022-05-10 16:46:58 · 601 阅读 · 0 评论 -
【校招Verilog进阶挑战】序列检测篇:VL4、输入序列不连续的序列检测(体会:拼接晚数据一拍)
序列检测篇:VL4、输入序列不连续的序列检测原创 2022-04-20 02:17:52 · 580 阅读 · 0 评论 -
【校招Verilog进阶挑战】序列检测篇:VL3、不重叠序列检测(体会:拼接晚数据一拍)
序列检测篇:VL3、不重叠序列检测原创 2022-04-20 01:15:09 · 780 阅读 · 0 评论 -
【校招Verilog进阶挑战】序列检测篇:VL2、含有无关项的序列检测
序列检测篇:VL2、含有无关项的序列检测原创 2022-04-19 22:16:19 · 2440 阅读 · 0 评论 -
【校招Verilog进阶挑战】序列检测篇:VL1、输入序列连续的序列检测
序列检测篇:VL1、输入序列连续的序列检测原创 2022-04-18 15:09:57 · 3048 阅读 · 1 评论 -
【校招Verilog快速入门】时序逻辑篇:VL24、边沿检测
时序逻辑篇:VL24、边沿检测原创 2022-04-18 14:15:45 · 1059 阅读 · 0 评论 -
【校招Verilog快速入门】时序逻辑篇:VL23、ROM的简单实现
时序逻辑篇:VL23、ROM的简单实现原创 2022-04-18 15:05:42 · 1200 阅读 · 0 评论
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