12_高速电路PCB布线拓扑和端接

8.5 高速PCB的元件布局

布局原则：
①使布局适合于信号流通，并使信号尽量保持方向一致
②以每个功能电路的核心元件为中心，围绕这个中心来进行布局
③应尽可能使元器件平行排列
④元器件离电路板边缘一般不小于2mm
⑤尽可能缩短高频元器件之间的连线
⑥某些元器件之间可能有较高的电位差，应加大它们之间的距离

8.5.1 布线拓扑和端接技术

在高速系统中，传输线上阻抗不连续、源端或负载阻抗不匹配就会引起信号反射，多处反射就会形成反弹

消除反射：阻抗匹配

======== =布线拓扑= ======

走线的拓扑结构是指一个网络的布线顺序及布线结构。

B当网络的整个走线长度延迟小于信号的上升或下降时间时，可采用菊花链拓扑结构

C要求多个信号接收器同时接收信号时要使用星形拓扑结构，每个分支的接收端负载和走线长度尽量保持一致

D远端分支跟星形类似，只不过分支是靠近接收端。

======== =终端端接= ======

在高速数字电路系统中，传输线上阻抗不匹配会造成信号反射，并出现过冲、下冲和振铃等信号畸变

减小反射的方法为：根据传输线的特性阻抗在其驱动端串联电阻使源阻抗与传输线阻抗匹配，或者在接收端并联电阻使负载阻抗与传输线阻抗匹配，从而使源反射系数或者负载反射系数为零。

B串联端接是指在尽量靠近源端的位置串联一个电阻RS以匹配信号源的阻抗。RS=Z0-ZS，ZS为驱动源的输出阻抗
（不适合于高频信号）

串联电阻的值通常选择在15～75Ω，较多的选择为33Ω

C并联端接通过在接收器的输入端（即布线网络的末端）连接一个终端电阻RP（RP=Z0）下拉到地或者上拉到直流电源来实现匹配，反射在负载端消除

D戴维宁端接即分压器型端接，戴维宁终端等效阻抗为Rp为Rp1和Rp2的并联，此阻抗须等于传输线特性阻抗Z0以达到最佳匹配
（适用于总线，高速背板设计、长传输线，以及大负载的应用场合）

E又称交流负载端接

F二极管端接，二极管终端不是试图匹配传输线的特性阻抗以消除反射。当接收端电压过冲时，二极管开始工作以稳定电压

8.5.2 如何选择端接方式

选择端接方式的几个原则：
①CMOS工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗值相同且接近传输线的阻抗值，适于采用串联端接技术；而TTL工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗不同，可使用戴维宁端接方案；ECL器件一般都具有很低的输出阻抗，可在ECL电路的接收端使用下拉端接电阻来吸收能量。

②串联端接用点对点的布线拓扑是最佳的，此外，串联端接对那些相对于时钟频率为小尺寸的网络走线很适合。

③对于短的传输线，当最小数字脉冲宽度大于传输线的时间延迟时，源端串联端接是合乎要求的；对于长的传输线，推荐采用负载端端接方式。

④RC网络端接可提供好的信号质量，其代价是增加元件，同时降低边沿速率。

原文见《高速电路PCB设计与EMC技术分析》