AD9361调试相关问题、同步、数据问题

板子：xilinx的k7325T 锁相环：HMC380 AD芯片：ADS42LB69

要注意上电稳定后再配置时钟HMC830，一般2秒后就可以。

拿到这个板子先进行通过硬件原理图进行分析，因为我们要实现AD的功能，所以先知道AD在哪，观察发现主板k7325T通过连接器与子版进行连接交互，而AD就在子版上，清楚了AD所在的位置，所以先看子版的原理图。

首先要清楚AD芯片的随路时钟是从哪来的，我们需求是让HMC830输出的时钟给到AD。通过观察原理图发现：这个随路时钟是通过ADCLK98时钟扇出缓冲器（2路差分输入，8路输出，通过SEL控制引脚来进行选择输入，0选择第一个输入CLK0，1选择第二个输入CLK1）这次设计过程中忽略了这个硬件，没有拉高SEL,导致AD随路时钟没有选择HMC830输出的时钟，这样导致AD测试模式下本来的累加1输出的数据，变成了没有规律的数，原因在所用到的时钟是断断续续的工作不稳定的时钟，所以硬件原理图一定要弄懂。

如果AD的数据发生错位，那么就说明，数据与时钟的建立和保持时间不够，需要idelaye原语进行延迟 或 在AD配置寄存器中设置延迟DDR时序。

如果AD的数据大部分都保持累加1的状态，但还是有小部分的突变，那么说明程序逻辑都没有问题，因为大部分都是累加的状态，那么就说明引脚约束分配出了问题，这些突变的原因就在于电平不稳定导致数据错误，需要修改引脚的电平标准，换成与之对应的，严格按照I/O的VCCO的电平来分配，本次的I/O都是2.5V，差分信号：LVDS_25 其他信号：LVCOMS25 这些电平标准的使用，需要再研究xilinx的官方手册进行研究。

而同步如何实现，大家共用一个随路时钟（比如先用AD1的随路时钟,为了更好的减少抖动和功率以及更好的稳定这个时钟我们先设它为BUFR出的时钟），再把这个时钟加上BUFG变为全局，用异步FIFO，来实现4通道同步。这样有一个问题：上板子调试有的时候同步，有的时候确不同步，也就是亚稳态的问题。所以不能采用这个方法，该用哪个时钟来做同步时钟呢？观察了所有的原理图，FPGA的时钟不稳定不能用，只能用HMC830出的时钟，而HMC830的时钟只传给了AD芯片，并没有传入FPGA的IObank中，所以也没有合适的，只能采取别的方法。

这两个AD用各自的随路时钟踩数据即可。经过对ADS42LB69芯片中的同步信号SYNCIN 实验发现，把它拉高一段时间再拉低，通过寄存器O7H来调配它和时钟的关系，调配延迟到一定程度（延迟不对就不会同步），就可以实现这两个异步AD的同步,只要这4个SYNCIN相同就可以做到。

如果以上问题都解决了，通过接信号源此时还存在部分信号的符号不同，那可能是你的信号源强度等级太低了，本次采用3dbm强度的信号源。 AD是2VP的，需要换算与db的关系，找个合适的。

经过实验：

（1）跨时钟域问题：大家共用一个随路时钟（比如先用AD1的随路时钟,为了更好的减少抖动和功率以及更好的稳定这个时钟我们先设它为BUFR出的时钟），再把这个时钟加上BUFG变为全局，用异步FIFO，来实现4通道同步。但这个AD1由于加了BUFG对于可能对于AD1和AD2来说，存在一定延迟，看了时序报告，存在紧急问题，需要写约束文件来约束。

（2）不需要解决跨时钟问题，用各自的随路时钟踩数据即可。

但这两种都必须写SYNCIN时序才能实现稳定的采集，否则都会有亚稳态现象。