ROWANSHAO的博客

/执行此initial语句将使仿真进程在500个时间单位后停止；该例子给出了一个范围在-59到59之间的随机数，下面的例子通过位拼接操作产生一个值在0-59之间的数。仿真控制任务用于使仿真进程停止，该任务有两个$finish\$stop;它给出了一个范围在（-b+1）:(b+1)中的随机数。$stop终止方正进城后，没有返回操作系统，$finish终止仿真进程，会把控制权返回操作系统。而是返回仿真器的命令行。

编译预处理 是verilog hdl编译系统的一个组成部分。编译预处理语句是以esc下方波浪线中的(`)开头。在编译时，编译系统先对编译预处理语句进行预处理，然后将处理结果和源程序一起进行编译。宏定义语句-用一个指定的标识符。

在做模块划分时，通常会出现这种情形，某个大的模块中包含了一个或多个功能子模块，verilog是通过。#（4，0），实例D1实际引用的是参数width和polarity分别为4与0时的Decode模块。ps:在top模块中引用Decode实例时，可通过参数的传递来改变定义时已规定的参数值，即通过。引用时，严格按照模块定义的端口顺序来连接，不用标明元模型定义时规定的端口名。定义模块：module Design（端口1，端口2，端口3...）PS:输入管脚悬空，该管脚输入为高阻Z，输出管脚悬空，该管脚废弃不用。

ps：不同于always语句，不能独立写在程序种，一般用在initial块中。用for语句描述的7人投票表决器，若超过4人（含4人）投赞成票，则pass。forever语句---无线循环的执行语句，直到disable语句中断。while语句---执行一条语句直到条件不满足。无条件连续执行forever后面的语句或语句块。repeat语句---连续执行一条语句n次。若一开始条件就不满足，则该语句一次也不执行。PS：可知for语句比while语句更简单。常用disable语句跳出循环。

阻塞赋值时先计算等号右手方向RHS部分的值，这时赋值语句不允许任何别的语句的干扰，直到现行的赋值完成时刻，即把RHS赋值给LHS的时刻，它才允许别的赋值语句的执行。不能设定有延迟（因为在设计语句中，延时是不可综合的，而验证是不需要可综合的，故在验证的代码中是可以设计延时语句的）阻塞概念是指在同一个always块中，其后面的赋值语句是在前一句赋值语句结束后再开始赋值的。fork-in块内，各语句的时延为递增的，最好按被执行的顺序书写。每条语句的延迟时间是相对与前一条语句的仿真时间而言的；

在数电中异步指输入信号和时钟无关同步指输入信号和始终相关if(!else b

不确定的操作数如4'bxx00,被认为是不确定的（可能为0，也可能为非0）（记为1'bx），但4'bxx11被认为是真（记为1'b1,因为它肯定是非零的）a=b+c a=7但是换算成二进制111 但是a是两位的二进制，故a为11舍弃了最高位的1。a或上b，如果a或者b有一个为1，a||b的结果才为1，表示为真。a与上b，如果a和b的值都为1，a&&b的结果才为1，表示为真。(a==b)||(x==y)可简写成 a==b||x == y。定义一个a，b都是[1:0]两位的，b是1，c是6。

什么是HDL？具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言这种特殊结构能够：描述电路的功能描述电路的链接描述电路的时序表达具有并行性（很多代码不是由上往下执行，而是同步执行）HDL语言设计利用EDA软件计算机仿真系统在将设计错误的数目减少到最低，使一次设计成功成为可能修改设计方案将变得很容易，只需要对HDL进行修改，这比更改电路原理图要容易实现得多HDL语言是并发的。

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