verilog概述

已于 2023-02-19 19:14:56 修改
阅读量1.8k 收藏 20
点赞数 2
分类专栏： 芯片验证 文章标签： fpga开发
于 2023-02-14 12:57:17 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/ROWANSHAO/article/details/128966873
版权

verilog的课程要求：

  • 有基本数电常识（数制、组合逻辑电路、时序逻辑电路）
  • 掌握linux操作系统一些简单指令，掌握vi编辑器使用
  • verilog-登陆服务器练习+仿真验证功能

只需要看懂verilog的代码

verilog

verilog概述

  • 什么是HDL？（Hardware Description Lanuage）
  • 具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言
  • 这种特殊结构能够：
  • 描述电路的功能
  • 描述电路的链接
  • 描述电路的时序
  • 表达具有并行性（很多代码不是由上往下执行，而是同步执行）
  • HDL语言设计利用EDA软件计算机仿真系统在将设计错误的数目减少到最低，使一次设计成功成为可能
  • 修改设计方案将变得很容易，只需要对HDL进行修改，这比更改电路原理图要容易实现得多

HDL语言是并发的，即具有同一时刻执行多任务的能力，一般来讲编程语言是非并行的，但在实际硬件中许多操作都是同一时刻发生的，所以HDL语言具有并发的特征

HDL语言有时序的概念，一般来讲编程语言是没有时序概念的，但在硬件电路中从输入到输出总是有延迟存在的，为描述这些特征，HDL语言需要建立时序的概念。因此使用除了可以描述硬件电路的功能外还可以描述其时序要求

HDL主要有两种verilog和VHDL（用的很少）

  • verilog语言起源于c语言，因此类似于C语言，容易掌握
  • VHDL起源于ADA语言，格式严谨，不易学习

verilog HDL用途
Verilog的主要应用包括：

  • 用来进行各种层次的逻辑设计，进行数字系统的逻辑综合
  • 测试工程师用于编写各种层次的测试程序，仿真验证和时序分析，学习testbench的代码

verilog基本语法

在这里插入图片描述

  • 模块（module）是verilogHDL的基本单位，除了编译指令，其他所有的设计代码都必须放在一个或多个模块中
  • 一个模块内部可以使用其他模块，称为示例，上层模块可以引用底层任意层次模块的变量
  • 模块内部可以包含若干个块
  • 在moudle和endmoudle中除了I/O其他的都需要写在块中
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    注释：/…/和//…对程序的任何部分作注释。加上必要的注释，以增强程序的可读性和可维护性

verilog模块举例

在这里插入图片描述
注意always @()alway后面是存在空格的
在这里插入图片描述
在这里插入图片描述
一般推荐这类用法
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述

数据类型及常量、变量

一、数据类型

  • 数据类型是用来表示数字电路中的数据存储和传送单元

  • verilog HDL中共有19中数据类型

  • 其中4个最基本的数据类型为：

  • interger型，用来描述整数

  • parameter型

  • reg型，寄存器

  • wire型，表示连线，类似用assign
    二、常量
    在程序运行过程中，其值不能被改变的量，被称为常量

  • 数字（包括整数，x和z值，负数）

  • parameter常量（或称符号常量）
    三、verilog中位宽的定义（位宽指的是二进制的宽度）

方式一

  • verilog的位宽定义一般如下所示：
  • 如reg[7:0]in,代表定义一个8位长度的变量in

方式二
在写代码的过程中不小心写成了reg[7]in（少写了“：0”），编译器没有报错，差别，此时变成了长度为7的变量in
可能引起的错误，不小心写成这样可能导致数据位宽不对而产生问题

四、变量

  • 在程序运行过程中，其值可以改变的量，称为变量
  • 其数据类型有19种，最常用的3种为：
  • 线网型（nets type）
  • 寄存器型（register type）
  • 数组（memory type）
    在这里插入图片描述
    nets型变量不能储存值！！！wire常用其他不常用
wire型变量

在这里插入图片描述

register型变量（寄存器型变量）

在这里插入图片描述
input的所有基本上为wire型（在rtl代码中）
output可以上为wire或者reg型变量（视情况而定）

reg型变量

在这里插入图片描述

verilog中reg与wire的区别

在这里插入图片描述
在这里插入图片描述

memory类型变量-数组

  • 定义-由若干个相同宽度的reg型向量构成的数组
  • verilog hdl通过reg型变量建立数组来对存储器建模
  • memory型变量可描述RAM、ROM和reg文件
  • memory型变量通过扩展reg变量的地址范围来生成
  • 在这里插入图片描述

memory型变量与reg型变量的区别

在这里插入图片描述
reg mema[0:n-1]；//最好这样写，由n个1位寄存器组成的存储器

在这里插入图片描述

数据类型常量

parameter型常量
verilog中parameter来定义常量，即用parameter来定义一个标识符来代表一个常量，称为符号常量，即标识符形式的常量
采用标识符代表一个常量用途
1.可以提高程序的可读性和可维护性；
2.可以利用defparam或者在模块实例化的时候进行参数传递（即重写）

数据类型数组

在这里插入图片描述
常用的参数定义是写法2
在这里插入图片描述

paramerter和localparam的区别

在这里插入图片描述
课上关于parameter可由别的模块调用的例子
在这里插入图片描述

同步状态机的原理和设计（要懂状态机的运行思想，状态机转化为实际的电路）

vcs基本使用方法

vcs是在linux下面面进行仿真看波形的工具
在这里插入图片描述
在这里插入图片描述

  • step1 在sim路径下输入”make all“
  • step2 CSV软件运行成功
    在这里插入图片描述
  • step3 在列表中选择如下项
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
  • step4 在variable中ctrl+a全选各input
  • step5 右键选择”new wave view“
    在这里插入图片描述
  • 进入仿真，点击运行此仿真
    在这里插入图片描述
    在这里插入图片描述

verilog建模

在这里插入图片描述
在这里插入图片描述

系统级是数字系统设计的最高层次
一个系统可以包括若干芯片，如果是system on chip 设计，则在一个系统芯片上，也会有若干类似于处理器，存储器等这样的部件
算法及是对整个系统的数学模型进行建模，一般通过对输入/输出之间的关系描述，来模拟器件的行为，检验其功能是否正确，而不考虑具体硬件实现。
寄存器变换级
在这里插入图片描述

五级标题
六级标题
大风起于云兮
关注
  • 2
    点赞
  • 踩
  • 20
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
专栏目录
Verilog设计中如何匹配变量的位宽？（$clog2系统函数）
孤独的单刀
12-17 2万+
这篇文章可能帮助您：1、了解如何使用$clog2 这个系统函数；2、如何构造一个计算位宽的Function；3、合理设计变量位宽。
Verilog基础：表达式位宽的确定（位宽拓展）
前进，才知道自己的渺小
01-27 9921
我们可以首先找到被加入上下文环境的操作数，a和b作为+操作符的操作数，是上下文决定的，(a+b)作为整体位与移位操作符的左边也是上下文决定的，(a+b)>>1作为整体是=操作符的右操作数，也是上下文决定的，因此answer（因为=），a，b（因为三层上下文嵌套）都被加入上下文环境中，这三个变量的位宽都是一样的，所以他们三个在运算前不会有拓展。因此首先执行a+b，根据规则，结果为16位，进位被丢失，然后再右移一位，最高位补0，最后赋值给同为16位的answer。很多时候方法很简单。改成a+b+17'b0;
verilog常用技巧 (个人总结版)
最新发布
年糕的博客
05-17 1188
Verilog 是一种硬件描述语言（HDL），广泛用于数字电路和系统设计。以下是一些常用的 Verilog 编程技巧以及具体操作，供参考和使用。
Verilog中变量位宽注意
weixin_30363817的博客
11-23 7425
Verilog中，变量定义方式可以为：reg[位宽-1:0] 数据名；reg[位宽:1] 数据名。其他变量也类似。 以reg变量cnt为例，当cnt位宽为4时，可定义为reg[3:0] cnt，或者定义为reg[4:1] cnt 当cnt赋值为3时，reg[3:0] cnt；cnt=3 等效为 cnt[3]=0,cnt[2]=0,cnt[1]=1,cnt[0]=1; ...
C 语言中的SWITCH—CASE 语句陷阱
swbys的博客
03-07 3200
C 语言中，如果case语句下不加{} 代码作用域是不允许定义变量的，但是我发现有一种方法可以规避这条原则。 请看下面的代码： 在主流的编译器环境下测试过不限制编译告警的情况下，Visual Studio 2017 、Qt、和Linux环境下都编译通过。 请不要使用这样编程，这是糟糕的代码。 ...
Verilog语言快速入门（一）
Barry__jie的博客
09-01 8930
组合逻辑的一般模板 时序电路的一般模板 模块总体结构 模块说明 功能描述 1、assign语句 1）算数型 2）逻辑型 3）关系运算符 4）等价运算符 5）按位运算符 6）缩减运算符 7） 移位运算符 8）拼接赋值运算符 9） 条件运算符 如果表达式1值为X，则结果为X。 2、always 激活条件由敏感信号条件表决定，当敏感条件满足时，过程块被激活。 敏感条件有两种，一种是边沿......
FPGA笔记之verilog语言（基础语法篇）
热门推荐
DBLLLLLLLL的博客
07-07 5万+
FPGA笔记之verilog语言（基础语法篇） 写在前面： verilogHDL语言是面向硬件的语言，换句话说，就是用语言的形式来描述硬件线路。因此与C语言等软件语言不同，如果想要在实际的电路中实现，那么在进行verilog语言编写时，就需要提前有个硬件电路的构思和想法，同时，在编写verilog语言时，应该采用可综合的语句和结构。 1.verilog 的基础结构 1.1 verilog设计的基本...
Verilog位宽操作技巧----拼接与截位
ypcan的博客
09-10 8899
Verilog 进阶技巧，位宽操作篇
Verilog中两种位宽声明方式在赋值和例化时的思考
mobai22355的博客
03-17 2136
Verilog中有大端和小端两种位宽定义方式，在赋值时需要注意两种方式的差异（反转数据或许用得着）。在进行例化时，值将会正常传递，但存储方式总取决于最外层的定义。
system verilog 概述
06-10
system verilog assertion 简介及简单例子的仿真
Verilog HDL 语言概述
12-09
Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL 语言提供了编程语言...
电子电路设计训练数字部分（Verilog）：第一讲 Verilog概述.ppt
06-15
电子电路设计训练数字部分（Verilog）：第一讲 Verilog概述.ppt
Verilog的基础知识
浮若于心
06-20 3万+
Verilog的基本介绍: 硬件描述语言发展至今已有二十多年历史，当今业界的标准中（ IEEE标准）主要有VHDL和Verilog HDL 这两种硬件描述语言。 一个设计往往从系统级设计开始，把系统划分成几个大的基本的功能模块，每个功能模块再按一定的规则分成下一个层次的基本单元，如此一直划分下去。自顶向下的设计方法可用下面的树状结构表示： 主要功能 1, 基本逻辑门，例如and 、 or 和nand 等都内置在语言中。 2, 开关级基本结构模型，例如pmos 和nmos 等也被内置在语言中.
verilog中运算时位宽处理
zengjr2018的博客
01-14 1293
检查发现变量a运算结果不对，如果参与运算的各个量的值正确，就要考虑2个乘法运算和加法运算后数据位宽增加，变量a位宽不够造成溢出；最好的处理是定义a/b位宽时考虑移位操作对变量b位宽扩展4bit位宽。但是实际数值取值就需要用到4bit位宽，那上面的运算结果就要出错。verilog编写的代码有时会遇到运算结果不如预期的情况，此时需要考虑一下是否与位宽有关。在上面运算中，a_0的位宽等于a1位宽加上b的位宽；带符号数除了存储数值，还需要符号位，如果定义位宽时不合理，导致符号丢失运算结果也会出错。
【原创】SystemVerilog和Verilog中的表达式位宽
m0_46345246的博客
12-06 3801
self-determined和context-determined示例用法和注意事项
学习笔记1：认识Verilog中的数据类型与数字的表达方式
weixin_60634144的博客
02-10 3204
本文属于学习笔记，我对于verilog的学习只是足够编写一个简单的多周期cpu，对于verilog属于是浅浅的接触了一下了，其中可能会有一些写的不够准确的地方，欢迎指正讨论相互学习。
（1）D触发器verilog描述
kouq123的博客
11-18 6830
2.1 D触发器verilog描述 2.1.1 本节目录 第一，本节目录； 第二，本节引言； 第三，FPGA简介； 第四，verilog简介； 第五，D触发器verilog描述实例； 第六，结束语。 2.1.2 本节引言 给FPGA一个支点，它可以撬动整个数字逻辑。““给我一根杠杆我就能撬动地球”是古希腊数学家、物理学家阿基米德说的，这句话是阿基米德的经典语录，这句话还被翻译为“给我一个支点，我就能撬起整个地球”，用了夸张的方式来说明杠杆原理。” 2.1.3 FPGA简介 FPGA（F
Verilog学习记录1——计算输入值的位宽函数
景墨轩
12-08 1249
Verilog计算输入值的位宽函数
Verilog HDL概述
04-01
Verilog HDL（硬件描述语言）是一种用于数字电路设计的编程语言。它可以描述数字电路的结构、行为和时序，以及模拟、合成和验证数字电路。Verilog HDL最初由美国电气和电子工程师协会（IEEE）开发，并在1985年推出。它目前是数字电路设计中最流行的HDL之一，被广泛应用于ASIC（应用特定集成电路）和FPGA（现场可编程门阵列）的设计。 Verilog HDL可以通过几种方式描述数字电路，包括结构描述、行为描述和时序描述。结构描述将数字电路表示为连接各种逻辑门和寄存器的电路组件的层次结构。行为描述将数字电路表示为一系列语句，这些语句描述了数字电路的行为。时序描述描述了数字电路的时序特性，包括时钟、时序逻辑和时序约束。 Verilog HDL还提供了一些功能，以便于数字电路设计，例如宏定义、条件编译、模块化设计、仿真和调试。Verilog HDL可以使用仿真器对数字电路进行仿真和调试，还可以使用综合工具将Verilog HDL代码转换为硬件电路。 总的来说，Verilog HDL是一种强大的数字电路设计工具，它可以帮助设计人员以更高效和准确的方式设计数字电路，并验证其正确性。
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值