Verilog
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无牙大白鲨
这个作者很懒，什么都没留下…
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Verilog 任意分频器设计
verilog 任意分频器设计原创 2022-07-18 23:24:45 · 2752 阅读 · 1 评论 -
电平同步、脉冲同步、边沿同步
verilog、跨时钟域、电平同步、脉冲同步、边沿同步转载 2022-06-30 09:29:39 · 1646 阅读 · 0 评论 -
FPGA状态机
FPGA、Verilog、状态机转载 2022-06-29 22:44:43 · 1164 阅读 · 0 评论 -
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verilog 实现常用加法器原创 2022-06-28 15:39:15 · 4720 阅读 · 2 评论 -
Verilog中任务task的使用
Verilog中任务task的使用原创 2022-06-27 23:19:20 · 7976 阅读 · 2 评论 -
Verilog中函数function的使用
Verilog中函数function的使用其中，function 语句标志着函数定义结构的开始；[range]参数指定函数返回值的类型或位宽，是一个可选项，若没有指定，默认缺省值为 1 比特的寄存器数据；function_id 为所定义函数的名称，对函数的调用也是通过函数名完成的，并在函数结构体内部代表一个内部变量，函数调用的返回值就是通过...原创 2022-06-27 22:33:11 · 2994 阅读 · 0 评论 -
HDLBits-Dualedge
HDLBits-Dualedge原创 2022-06-10 11:17:28 · 223 阅读 · 0 评论 -
HDLBits之BCDadd4（使用实例数组）
HDLBits之BCDadd4（使用实例数组）原创 2022-06-08 21:08:17 · 469 阅读 · 0 评论 -
Verilog中parameter与define的区别
Verilog中parameter与define的区别 1．语法定义 parameter xx = yy; define xx yy 2. 作用范围 paremeter作用于声明的那个文件；define从编译器读到这条指令开始到编译结束都有效，或者遇到undef命令使之失效 3. 功能 状态机的定义可以用parameter定义，但是不推荐使用define宏定义转载 2017-10-27 16:46:16 · 1971 阅读 · 0 评论 -
Verilog中assign的用法
assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。 assign的功能属于组合逻辑的范畴，应用范围可概括为以下三点： （1）持续赋值； （2）连线； （3）对wire型变量赋值，wire是线网，相当于实际的连接线，如果要用转载 2017-09-22 16:39:52 · 21146 阅读 · 0 评论 -
Verilog中wire与reg的使用
wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。reg表示一定要有触发，输出才会反映输入的状态。reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。 两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。wire使用在连续赋值语句中，而转载 2017-09-22 14:55:14 · 7734 阅读 · 0 评论