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RSS订阅原创 Verilog中函数function的使用
Verilog中函数function的使用其中，function 语句标志着函数定义结构的开始；[range]参数指定函数返回值的类型或位宽，是一个可选项，若没有指定，默认缺省值为 1 比特的寄存器数据；function_id 为所定义函数的名称，对函数的调用也是通过函数名完成的，并在函数结构体内部代表一个内部变量，函数调用的返回值就是通过...
2022-06-27 22:33:11
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原创 数字基带信号调制与解调Simulink仿真
ASK调制：ASK解调：ASK抽样判决：FSK调制：FSK解调::FSK抽样判决：PSK调制:PSK解调：:PSK抽样判决:
2020-02-12 16:24:09
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原创 MATLAB数字基带信号仿真
function[t,signal1,signal2,DNRZ]=Baseband_Signal(T,Xn)if nargin < 2 %产生基带信号 a=T; %基带信号码元数 b=10000000; x=round(rand(1,a));%将 X 的每个元素四舍五入为最近的整数,产生随机序列 %产生基带信号% ...
2020-02-12 16:23:21
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转载 运算放大器同相放大和反相放大的区别
电子电路中的运算放大器，有同相输入端和反相输入端，输入端的极性和输出端是同一极性的就是同相放大器，而输入端的极性和输出端相反极性的则称为反相放大器。图一运放的同向端接地=0V，反向端和同向端虚短，所以也是0V，反向输入端输入电阻很高，虚断，几乎没有电流注入和流出，那么R1和R2相当于是串联的，流过一个串联电路中的每一只组件的电流是相同的，即流过R1的电流和流过R2的电流是相同的。运放电...
2019-03-06 21:05:36
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转载 Matlab绘图
Matlab绘图强大的绘图功能是Matlab的特点之一，Matlab提供了一系列的绘图函数，用户不需要过多的考虑绘图的细节，只需要给出一些基本参数就能得到所需图形，这类函数称为高层绘图函数。此外，Matlab还提供了直接对图形句柄进行操作的低层绘图操作。这类操作将图形的每个图形元素（如坐标轴、曲线、文字等）看做一个独立的对象，系统给每个对象分配一个句柄，可以通过句柄对该图形元素进行操作，而不影...
2019-01-01 20:46:11
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原创 Matlab绘图
clf;clear; %清除t=-2*pi:0.05*pi:2*pi; %定义t的取值区间以及步进间隔y1=sin(t);% 定义y1正弦函数y2=cos(t);% 定义y2余弦函数y3=sin(10*t).*sin(t); %两函数相乘 %a.*b表示矩阵a中的元素与矩阵b中的元素按位置依次相乘，...
2018-12-30 16:22:51
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原创 Matlab基础入门
矩阵的基本运算（1）向量的点乘运算：dot(a,b); 向量的叉乘运算：cross(a,b);如：>> a=[2 2 3];b=[4 5 6];c=[942]; >> dot(a,b),cross(a,b)ans = 36ans = -3 0 2 %向量的混合积：dot(a,cross(b,c))...
2018-12-29 15:49:04
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原创 LabVIEW实现1~100的偶数和
一、请编程实现：求1~100的偶数和，显示和；并显示每个产生的偶数到数组，把所有偶数保存到电子表格文件或文本文件（文件名为“姓名c1”）。
2018-06-03 14:20:37
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转载 科技论文
《科技论文写作》只有8次课，但8次课后让我们久久回味！ 头两周罗老师主讲，把论文特点与分组后任务要求交代清楚了；后6周则是每组成员1小时的ppt呈现，需要呈现三块内容：第一个是用文学语言和科学语言描述所选的对象；后两个是论文对比，即将两所差别明显大学的学生发的内容相近的期刊论文对比以及学位论文对比。每个小组一小时表达完后罗老师再评述。罗老师评述过程中往往会调一下课堂气氛，用很贴切的
2017-12-20 23:40:15
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原创 ModelSim之Testbench编写
打开模板有，基本工作,包括端口部分的代码和接口变量的声明，我们要做的就是在这个做好的模具里添加我们需要的测试代码。一个最基本的Testbench包含三个部分，信号定义、模块接口和功能代码。`timescale 10ps/ 1 ps //表示仿真的单位时间为1ns，精度为1ps。module top_mo
2017-10-31 21:54:10
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转载 ModelSim入门及Testbench编写——合理利用仿真才是王道
ModelSim入门及Testbench编写——合理利用仿真才是王道在入职之前曾自学了一段时间的Verilog，后来因为工作的缘故鲜有接触，就搁置下来了。后来因偶然的机会需要参与一个CPLD的小项目，又开始从零学起，有些讽刺的是，不知道如何入手工具的我又回到EDN上翻之前自己写的博文，才重新熟悉了Quartus的使用流程。现在得了些空闲，最重要的是有了些许想法，终于重新打起精神来料理一
2017-10-28 15:38:31
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转载 Verilog中parameter与define的区别
Verilog中parameter与define的区别 1．语法定义 parameter xx = yy; define xx yy 2. 作用范围 paremeter作用于声明的那个文件；define从编译器读到这条指令开始到编译结束都有效，或者遇到undef命令使之失效 3. 功能 状态机的定义可以用parameter定义，但是不推荐使用define宏定义
2017-10-27 16:46:16
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转载 Verilog中assign的用法
assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。 assign的功能属于组合逻辑的范畴，应用范围可概括为以下三点： （1）持续赋值； （2）连线； （3）对wire型变量赋值，wire是线网，相当于实际的连接线，如果要用
2017-09-22 16:39:52
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转载 电磁兼容设计中，有关旁路电容和耦合电容学习 从电路来说，总是存在驱动的源和被驱动的负载。如果负载电容比较大，驱动电路要把电容充电、放电，才能完成信号的跳变，在上升沿比较陡峭的时候，电流比较大，这样驱动
电磁兼容设计中，有关旁路电容和耦合电容学习从电路来说，总是存在驱动的源和被驱动的负载。如果负载电容比较大，驱动电路要把电容充电、放电，才能完成信号的跳变，在上升沿比较陡峭的时候，电流比较大，这样驱动的电流就会吸收很大的电源电流，由于电路中的电感，电阻（特别是芯片管脚上的电感，会产生反弹），这种电流相对于正常情况来说实际上就是一种噪声，会影响前级的正常工作。这就是耦合。去藕电容就是起到一个电池的
2017-09-22 15:06:35
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转载 Verilog中wire与reg的使用
wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。reg表示一定要有触发，输出才会反映输入的状态。reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。 两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。wire使用在连续赋值语句中，而
2017-09-22 14:55:14
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基于STC15单片机的LED驱动控制程序.zip
2021-12-14
基于STC15单片机的LED驱动控制电路.zip
2021-12-14
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