HDLBits之BCDadd4（使用实例数组）

You are provided with a BCD (binary-coded decimal) one-digit adder named bcd_fadd that adds two BCD digits and carry-in, and produces a sum and carry-out.

module bcd_fadd {
    input [3:0] a,
    input [3:0] b,
    input     cin,
    output   cout,
    output [3:0] sum );
Instantiate 4 copies of bcd_fadd to create a 4-digit BCD ripple-carry adder. Your adder should add two 4-digit BCD numbers (packed into 16-bit vectors) and a carry-in to produce a 4-digit sum and carry out.

往常使用的方式是generate循环：

generate循环的语法与for循环语句的语法很相似。但是在使用时必须先在genvar声明中声明循环中使用的索引变量名，然后才能使用它。genvar声明的索引变量被用作整数用来判断generate循环。genvar声明可以是generate结构的内部或外部区域，并且相同的循环索引变量可以在多个generate循环中，只要这些环不嵌套。genvar只有在建模的时候才会出现，在仿真时就已经消失了。

程序如下：

module top_module( 
    input [15:0] a, b,
    input cin,
    output cout,
    output [15:0] sum );
    genvar i;
    reg [3:0]count;
    generate
        for(i=0;i<4;i++)begin:add
            if(i==0)
                bcd_fadd u_bcd_fadd(a[3:0],b[3:0],cin,count[0],sum[3:0]);
            else
                bcd_fadd u_bcd_fadd
                    (
                        a[4*i+3:4*i],
                        b[4*i+3:4*i],
                        count[i1],
                        count[i],
                        sum[4*i+3:4*i]
                     );
        end
        assign cout=count[3];
    endgenerate
endmodule

 

这里提出新的方法既实例数组：

与generate循环方法相比，实例数组更加简洁！

module top_module ( 
    input [15:0] a, b,
    input cin,
    output cout,
    output [15:0] sum );
    reg [3:0] r_cout;
    bcd_fadd bcd_fadd_u [3:0]
    (
        .a(a[15:0]),
        .b(b[15:0]),
        .cin({r_cout[2:0],cin}),
        .cout(r_cout[3:0]),
        .sum(sum[15:0])
    );
    assign cout = r_cout[3];
endmodule

关于实例数组的博客请转到：Verilog实例数组 - NeverCode - 博客园