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插入clock gate之后FV失败的问题相关变量：verification_clock_gate_hold_mode在默认情况下，fm认为增添了门控插入（综合时）和之前没有门控的RTL的寄存器是不相等的 也就是说，如果综合时，使用了命令进行了门控插入，那么在形式验证时，就需要设置相应的verification_clock_gate_hold_mode. user guide上面说这个可以设置成
2017-02-25 15:49:04
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翻译 STA的相关笔记
关于set_output_delay的计算。 set_input_delay是加在data path上面的，计算时是追加到的arrive time的计算上的。 set_output_delay是加在clock path上面的，计算时是追加到的require time的计算上的。2.关于create_generated_clock的问题。 create generate clock之后，在re
2017-02-23 00:14:45
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原创 DC/PT 常用到的脚本：
#####在DC／PT的GUI上面显示想要get的对象（net／pin／cell／port等等）proc gv { collection } { change_selection $collection gui_start gui_create_schematic}#####将collection的full_name打印出来，每行collection中的一个对象的full
2017-02-23 00:00:20
5339
空空如也
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