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RSS订阅原创 计算机体系结构——虚拟存储（二）
本文主要介绍MIPS和LoongArch处理器对虚拟存储的支持，包括TLB entry格式、指令、例外、Refill过程及汇编代码、多级页表查找过程
2024-06-15 00:04:55
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原创 memory interleaving（内存交织）
内存交织（memory interleaving）通过将同一块内存分配到不同的memory controller或同一个memory controller的不同通道，以实现并行访问内存。
2022-11-22 01:42:00
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原创 硬件架构的艺术：异步FIFO设计
异步FIFO用来在两个异步时钟域间传输数据。本文分为五个部分：异步FIFO应用场景、异步FIFO结构、异步FIFO关键技术、大容量异步FIFO的设计、代码实现。
2022-03-02 09:43:15
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原创 硬件架构的艺术：同步FIFO设计
FIFO(First In First Out)是一种先进先出的数据交互方式，几乎所有的数字芯片都会使用FIFO，用于模块间数据的缓冲、跨异步传输数据等。按照工作时钟可以分为同步FIFO和异步FIFO，同步FIFO内所有电路都工作在同一个时钟域，常用于模块间数据缓冲；异步FIFO内存在两个工作时钟，读写逻辑由不同时钟驱动，常用于跨时钟域数据交互。
2022-02-23 02:03:18
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原创 硬件架构的艺术：处理多个时钟（跨时钟域处理）
只涉及单个时钟的设计是容易实现的，但极少有设计只在一个时钟下工作，设计通常会工作在多个时钟域。本文会介绍多时钟设计（跨时钟域）中所遇到的问题和处理方法，进而得到可以工作在多时钟下的健壮设计。
2022-02-20 23:12:12
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原创 硬件架构的艺术：时钟和复位
ASIC设计成本增加，周期一般为一年，保证芯片第一次流片后可以工作是很重要的。 结构良好、可综合的RTL模块方便集成和复用，下文给出时钟和复位信号的设计建议。
2022-02-09 00:52:34
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原创 硬件架构的艺术：亚稳态世界
亚稳态世界在同步系统中，数据相对于时钟总有固定的关系，当这种关系满足器件的建立和保持时间的要求时，输出端会在特定的延迟时间内输出一个有效状态。因为在同步系统中输入信号总是满足触发器的时序要求（当不满足建立和保持时间时，需要重新设计，常用的方法是拆分组合逻辑），所以不会发生亚稳态。但是，在异步系统中，由于数据和时钟的关系不是固定的，因此有时会出现违反建立和保持时间的现象。当违反建立和保持时间时，就会输出介于两个有效状态之间的中间级电平且无法确定停留在中间状态的时间，或者经过一定的延迟后才能进行正常的转换。
2022-02-07 22:21:40
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