【例程+代码】基于Xilinx FPGA开发软件Vivado生成PCIe EP例程详解

1. 概述：本文从系统方面入手，利用vivado丰富的IP资源，设计一个链路可配置的PCIe EP（当然RC也可，IP支持，在此以EP为例）。

2. 参考文件：Xilinx vivado的各类参考文件

                      PCIe 2.0 Spec

                      Xilinx PCIe IP

3. 环境：如下图：采用V7485t，FPGA内置PCIe IP以及48个GTX模块

4. Design：

（1）generate 一个 IP block（这种IP block特别适合直接采用各种IP生成模块）

（2）基于IP block 界面加入IP核

i：add IP

ii：choose IP（在这里基于V7 FPGA的pcie IP有三个，其中第一个是仅有PCIe，第二个挂在了AXI总线