sdram控制器设计（四）读操作

实验背景
在（三）中介绍了sdram写操作的实现和仿真过程，现在介绍读操作的实现和仿真验证。

实验内容
sdram控制器读模块的实现和仿真验证。

实验步骤
sdram 读操作有多种方式，单数据读操作，突发读操作，以及读后是否进行预充电等，这里介绍读操作后自动进行预充电的单数据读操作，手册中波形图如下：

首先给激活命令（ACTIVE）命令，同时需要Address信号和Bank地址信号配合，等待tRCD，在等待tRCD过程中，需要给NOP命令，等待结束后，给读（READ)命令，等待CL个时钟周期（这里CL = 2, 即2个时钟周期）后读出的数据出现在dq上，然后是自动预充电过程，这里配置为自动预充电，所以不需要给PRECHARGE命令，等待tRP时间，等待过程中给NOP命令，等待结束后，读操作结束。
读模块框图如下：

读数据操作需要在sdram初始化完成之后才可以进行，所以需要init_done的作为标志信号。由于自动刷新，写操作，读操作可能会冲突，即需要进行刷新操作时，正在进行读或者写操作，这时就需要进行仲裁，在保证读写数据正确操作的基础上，自动刷新操作优先级最高。当需要进行读操作时，读模块发出读请求read_req给仲裁模块，当仲裁模块同意了，即使能read_en信号，读数据模块开始进行读数据操作，同时read_req信号释放，如果read_en不使能，则read_req一直有效。当写数据操作完成后，read_done拉高一个时钟周期表示本次写操作完成。
使用状态机来实现写数据操作，如下：

波形图如下：

定义read_cnt计数器对读操作过程进行计数，并作为状态机跳转的条件。
代码片段如下：
模块端口说明

检测read信号上升沿：

定义时间节点：

参数定义在头文件中，如下：

read_cnt计数器定义：

读操作状态定义：

状态寄存：

下一状态组合逻辑：

状态机输出，采用时序逻辑：

红色标记处，是笔者在使用Quartus II的ISSP进行调试时，发现读出的数据一直都是零，后使用SignalTap II进行信号抓取时，发现是可以读出正确数据的，只是读完成后状态机会跳转到ST_IDLE状态，而ST_IDLE状态中read_data被赋值为零，所以ISSP中读数据一直是零，这里修改为保持原值。

笔者在使用sdram仿真模型进行仿真时，发现sdram仿真模型是不支持读（写）后自动预充电操作的，所以这里关闭自动预充电，并显示给出预充电指令。
最后查看read_req信号：

当检测到read信号的上升沿时，read_req拉高，当当前状态跳转到ST_ACTIVE时，read_req释放。
下面开始编写读操作顶层模块，以便于仿真：
这里需要注意的是，sdram_dq这里是inout。
例化sdram初始化模块：

sdram写模块例化：

sdram读模块例化：

write_en信号：

read_en信号：
sdram相关信号：

这里需要再强调一次，sdram_clk直接是sys_clk的取反，这里是为了仿真方便才这样写，在最终的模块中是不可以这样的，需要使用PLL来产生相位差时钟，这样才能保证时钟质量，减少时钟偏斜，以及使用FPGA内部专用时钟布线资源。其他信号根据write_en信号进行选择，如红色标记部分。sdram_dq使用三态控制。
仿真文件编写如下：

时钟信号产生：

读顶层模块例化：

sdram仿真模型例化，以及参数修改：

仿真过程如下：

写数据

写完成后，开始读出写入的数据：

编译无误后，进行仿真设置，设置细节参考之前的内容：
https://blog.csdn.net/sinat_25428663/article/details/142532901?spm=1001.2014.3001.5501

启动仿真，modelsim打印如下消息：

下面查看波形：

可以看到，初始化完成后，进行了两次写操作，每次写操作完成后，write_done拉高一个时钟周期。
下面看读模块波形：

进行了两次读操作，每次读操作完成后，read_done拉高一个时钟周期。读出的数据与写入的数据一致，至此，sdram读操作过程的实现和仿真过程介绍完毕，后面将介绍sdram仲裁模块的实现与仿真过程。
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