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RSS订阅转载 解压.tar.gz出错gzip: stdin: not in gzip format tar: /Child returned status 1 tar: Error is not recoverab
转载至：https://www.cnblogs.com/yajing-zh/p/4952940.html最近研究shell编程，需要下载解压一些.tar.gz的文件，但经常遇到解压失败的情况： 1 2 3 4 [root@xxxxxxx ~]# tar -jxvf tcl8.4.16-src.tar.gz bzip2: (stdi...
2019-11-11 16:14:50
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原创 FPGA实验六——计数器、ROM和DDS
计数器、ROM和DDS实验要求1：用计数器生成地址、读取ROM数据用SignalTap观察ROM的输出波形理解二进制补码和无符号数修改技术增量值，观察波形变化，实考输出频率和计数器增量值的关系
2017-12-03 22:08:43
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原创 FPGA实验五——多周期移位寄存器
多周期移位寄存器实验要求：设计时间基准电路和带使能的多周期移位寄存器电路工作在50MHz在每个时间基准信号有效的时钟周期内，SW0作为移位寄存器组的输入，把该拨码开关的状态值移位输入到寄存器的最低位，并显示在LED灯上；SW1用于控制移位寄存的方向（即从LED组的最左边或是最右边开始）
2017-12-03 12:28:14
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原创 FPGA实验四——时间基准电路和带使能的多周期计数器
1. 设计时钟基准电路和带使能的多周期计数器本质上是两级计数器级联的电路结构——第一级计数器为时钟基准电路，生成时钟基准信号；第二级为多周期计数器用时钟基准信号作为计数使能进行计数；
2017-11-27 01:07:54
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原创 FPGA实验三——计数器、波形仿真、SignalTap
1. 设计一个 0-17 的计数器实验要求：当计数值为17的时候，OV输出1，其他输出0
2017-11-26 22:05:03
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原创 FPGA实验一——项目创建、编译和下载
实验一 用1个拨码开关控制所有的LED灯亮灭实验要求：用一个拨码开关控制所有LED灯亮灭BDF原理图 管脚配置图 RTL结构视图 效果展示图
2017-11-26 16:20:20
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原创 FPGA作业二——verilog设计
verilog设计实验verilog设计实验拼接 4-16译码器设计M12的计数器设计M20的计数器设计先增后减的计数器拼接 4-16译码器4-16译码器代码 输入为ain，输出为coutmodule Decode4_16(ain,cout);input[3:0] ain;output[15:0] cout;reg[15:0] cout;always @(ain) be
2017-10-31 18:05:50
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原创 FPGA作业一
FPGA作业一实验一 拼接4-16译码器实验二 设计M=12的计数器实验三 设计M=20的计数器实验一 拼接4-16译码器步骤一 创建BDF文件（在有多个BDF文件时，将需要编译的文件top） 步骤二 编译BDF文件 步骤三 创建VWF 矢量波形仿真文件（添加输入输出管脚，给输入管脚添加激励信号） 步骤四 波形仿真结果 项目２步骤一 创建BDF文件 步骤二 创建VWF文件 步骤
2017-10-27 16:25:13
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空空如也
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