FPGA实验二——译码器组合逻辑

实验二 译码器组合逻辑

1. 两组拨码开关分别控制两组LED灯

实验要求：通过放置2个2-4译码器模块实现分别控制LED灯

2-4译码器模块（Verilog HDL代码）

module Decode2_4(IN,OUT);
input [2-1:0]IN;
output reg [4-1:0]OUT;

always @(IN) begin
    case (IN)
        2'b00: OUT = 4'b 0001;
        2'b01: OUT = 4'b 0010;
        2'b10: OUT = 4'b 0100;
        2'b11: OUT = 4'b 1000;
        endcase
end
endmodule

BDF原理图

管脚配置

RTL视图以及效果展示