verilog设计实验
拼接 4-16译码器
module Decode4_16(ain,cout);
input[3:0] ain;
output[15:0] cout;
reg[15:0] cout;
always @(ain)
begin
case(ain)
4'b0000: cout=16'b1111111111111110;
4'b0001: cout=16'b1111111111111101;
4'b0010: cout=16'b1111111111111011;
4'b0011: cout=16'b1111111111110111;
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