DFT
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卢卡喵
这个作者很懒,什么都没留下…
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数字IC笔记-scan chain
scan chain1.定义:满足可测试性设计(DFT),将设计中所有的触发器连接到一条或者若干条链上,称为scan chain。将一个复杂的时序电路转换为简单的组合电路进行测试。这一步是在逻辑综合(DC)中实现.当SE=1时,电路进入scan状态,当SI=1时,电路工作在normal状态。2.为什么进行scan chain reordering:在DC综合阶段,工具没有寄存器的物理位置信息,按照字母顺序做scan chain的插入,连接方式并不是最优的。在ICC中place是基于time和原创 2021-06-21 14:13:14 · 7604 阅读 · 0 评论 -
数字IC笔记-scan chain 压缩和解压缩
scan chain compress/decompress1.Why scan chain compress ?芯片设计规模愈来愈大,受到管脚数目的限制,scan chain变得越来越长在DFT上的tese time就长,而test time是影响整个芯片成本的一个关键因素2.在DFT上的tese time就长,而test time是影响整个芯片成本的一个关键因素 3.建立时间分析D触发器输入和输出会有内部延迟,用TckTckTck表示,两个触发器之间有一段组合逻辑产生另外一个延迟,原创 2021-09-01 09:19:04 · 15515 阅读 · 0 评论