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卢卡喵
这个作者很懒,什么都没留下…
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常用vcs仿真命令及含义
命令含义-sverilog编译支持SystemVerilog语法+v2k编译支持Verilog-2001语法-timescale=<time_unit>/<time_precision>添加仿真时间、精度-debug使能DVE、VERDI波形调试和UCLI命令行调试等-debug_all使能所有的debug调试功能-debug_pp同-debug_all,但是更加节约资源-ntb_opts常用参数uvm,-ntb_...原创 2022-05-21 21:36:18 · 4137 阅读 · 0 评论 -
如何使用VCS和verdi跑通《UVM实战》上的例子
文章目录1.将下载好的代码导入虚拟机2.对文件的修改3.在终端输入vcs运行代码最近我打算跑一下UVM实战上的例子加深对UVM的理解,以及提高代码编写的能力。一开始按照网上的方法,并没有跑通,遇到各种意料之外的问题,发现对于小白真是有点困难。最后集各家博主之长,总算跑通了,希望对大家有点帮助。1.将下载好的代码导入虚拟机2.配置路径保存好后,在当前路径source一下2.对文件的修改首先在top_tb.sv中,将‘timescale 1ns/1ps注释掉,添加‘include “du原创 2022-04-01 19:56:07 · 6922 阅读 · 15 评论 -
VCS入门教程(二)
文章目录一、使用系统函数二、使用UCLI (用户命令行接口)三、使用DVE本文主要介绍VCS进行verilog代码debug的基本方法一、使用系统函数首先我们在编写verilog模块的testbench时,可以在里面使用一些verilog的系统函数,在运行simv文件跑仿真时,进行一些控制。例如:函数含义$time代表当前的仿真时间$display类似C语言的printf函数,仿真时在终端上打印一些信息,比如一些变量的值$monitor和display类似,不同转载 2022-03-28 20:59:18 · 5418 阅读 · 2 评论