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FPGA
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十几年工作经验,软件破解、软件反编译、网络抓包;精通c、c++、java语言,熟悉eclipse、Microsoft Visual Studio、XCODE 开发环境,精通wince和Android开发。精通嵌入式CPU软件开发。
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FPGA中竞争冒险问题的研究
1 引言 现场可编程门阵列(FPGA)在结构上由逻辑功能块排列为阵列,并由可编程的内部连线连接这些功能块,来实现一定的逻辑功能。 FPGA可以替代其他PLD或者各种中小规模数字逻辑芯片在数字系统中广泛应用,也是实现具有不同逻辑功能ASIC的有效办法。FPGA是进行原型设计最 理想的载体,原型机的最初框架和实现通过PFGA来验证,可以降低成本、缩短开发周期。利用FPGA的可重配置功能,可原创 2012-05-04 14:03:04 · 1272 阅读 · 0 评论 -
FPGA开发流程
FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。FPGA的开发流程一般如图1-6所示,包括电路设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。1. 电路功能设计 在系统设计之前,首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。系统工程师根据任务要求,如系统的指标和复杂度,对工作速度和芯片本原创 2012-04-21 14:38:51 · 941 阅读 · 0 评论 -
FPGA的SoC设计方法
基于FPGA的SoC设计理念将FPGA可编程的优点带到了SOC领域,其系统由嵌入式处理器内核、DSP单元、大容量处理器、吉比特收发器、混合逻辑、IP以及原有的设计部分组成。相应的FPGA规模大都在百万门以上,适合于许多领域,如电信、计算机等行业。 系统设计方法是SoC常用的方法学,其优势在于,可进行反复修改并对系统架构实现进行验证,还包括SoC集成硬件和软件组件之间的接口模块。不过,目前仍原创 2012-04-21 14:40:28 · 1097 阅读 · 0 评论 -
TimeQuest API: 时钟约束
(1)时钟div2clock是clock的两倍分频#Constrain the base clock create_clock -add -period 10.000 \ -waveform { 0.000 5.000 } \ -name clock_name \ [get_ports clo原创 2016-07-12 21:27:09 · 564 阅读 · 0 评论 -
开关量检测
开关量在检测过程中可能会产生抖动,程序需要进行必要的滤波处理。CLK: 时钟,这里接入25M的时钟,WOBBLE_DELAY参数是抖动时间,它的值根据时钟的不同改变。EN:检测开关。LOGIC_IN: 开关量的输入引脚。LOGIC_IN_MASK:开关量的屏蔽位。LOGIC_IN_INT:开关量中断。LOGIC_IN_STATE: 开关量的状态,仅在原创 2016-07-12 21:28:29 · 2288 阅读 · 0 评论 -
测试在不同的地方对同一信号赋值
`timescale 10ns/1ns module verilogtest_sim();reg clk;reg [1:0]a, b;reg sel;reg reset;reg [1:0]out; initialbegin clk = 0; forever #1 clk = ~clk;end reg op_and, op_or;原创 2016-07-12 21:29:50 · 624 阅读 · 0 评论 -
时钟分频引起的问题
代码:reg[31:0] wait_count; reg[31:0] max_wait_count; //times/1us always @(posedge clk1) max_wait_count <= {sendTickH, sendTickL}; reg clk1us; parameter US_COUNT_OF_25M = 12500; reg[15:0] clk1us_c原创 2016-07-12 21:31:47 · 1142 阅读 · 0 评论