时钟分频引起的问题

该博客讨论了在时钟分频过程中遇到的时序分析警告,分析了由于clk1us激励代码被视为组合逻辑电路造成的问题。作者提出了一种改进方案,通过引入额外的寄存器和边沿检测信号来避免时序不满足条件,从而解决了这个问题。
摘要由CSDN通过智能技术生成

代码:

<textarea cols="87" rows="15" name="code" class="c-sharp">reg[31:0] wait_count; reg[31:0] max_wait_count; //times/1us always @(posedge clk1) max_wait_count &lt;= {sendTickH, sendTickL}; reg clk1us; parameter US_COUNT_OF_25M = 12500; reg[15:0] clk1us_count; always @(posedge clk25 or negedge gblnrst) begin if(!gblnrst) begin clk1us_count &lt;= 16'd0; clk1us &lt;= 1'b0; end else begin if(clk1us_count &lt; US_COUNT_OF_25M) clk1us_count &lt;= clk1us_count + 16'd1; else begin clk1us_count &lt;= 16'd0; clk1us &lt;= ~clk1us; end end end always @(posedge clk1us) begin if(fiber_state2 &lt; FIBER_CALC) beg

  • 0
    点赞
  • 1
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值