静态时序分析与动态时序分析优缺点

静态时序分析

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。

优点：它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

缺点：但是它只能用于分析同步电路，用于时序性能的分析，而且无法验证电路的功能， 还需要比较贵的工具支持，对于新工艺可能还需要建立一套特征库，建库的代价可能要几百万。

动态时序分析

动态时序分析是在验证功能的同时验证时序，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增****长,验证所需时间占到整个设计周期的50%，且这种方法难以保证足够的覆盖率。

优点：比较精确，不需要很贵的时序分析工具，也不需要特征库。而且同静态时序模拟相比较，它适用于更多的设计类型，既适用于同步电路，也适用于异步电路。

缺点：动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题； 而且分析的速度比较慢；其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径，因为输入矢量未必是对所有相关的路径都敏感的。这种方法难以保证足够的覆盖率。