【xilinx】不添加ZYNQ SOC SDK的情况下使用xilinx 的XADC

于 2024-08-29 14:28:17 发布
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分类专栏： xilinx 文章标签： ug480 XADC xilinx zynq
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本文链接：https://blog.csdn.net/sqqwm/article/details/141677853
版权

        可以使用ZYNQ SOC SDK驱动和使用XADC，但在一些场合不适合使用 PS 访问 XADC 的时候，可以通过原语调用 XADC，并且获取读取传感器和外置 ADC的参数。

纯 PL 接口访问 XADC 的方法，代码如下：

`timescale 1ns / 1ps
module ug480 (
    input DCLK, // Clock input for DRP
    input RESET,
    input [3:0] VAUXP, VAUXN,  // Auxiliary analog channel inputs
    input VP, VN,// Dedicated and Hardwired Analog Input Pair
    
    output reg [15:0] MEASURED_TEMP, MEASURED_VCCINT, 
    output reg [15:0] MEASURED_VCCAUX, MEASURED_VCCBRAM,
    output reg [15:0] MEASURED_AUX0, MEASURED_AUX1, 
    output reg [15:0] MEASURED_AUX2, MEASURED_AUX3,

    output wire [7:0] ALM,
    output wire [4:0]  CHANNEL,       
    output wire        OT,
    output wire        EOC,
    output wire        EOS
    );     

    wire busy;
    wire [5:0] channel;
    wire drdy;
    wire eoc;
    wire eos;
    wire i2c_sclk_in;
    wire i2c_sclk_ts;
    wire i2c_sda_in;
    wire i2c_sda_ts;
    
    
    reg [6:0] daddr;
    reg [15:0] di_drp;
    wire [15:0] do_drp;
    wire [15:0] vauxp_active;
    wire [15:0] vauxn_active;
    wire dclk_bufg;

    reg [1:0]  den_reg;
    reg [1:0]  dwe_reg;
    
    reg [7:0]   state = init_read;
    parameter       init_read       = 8'h00,
                    read_waitdrdy   = 8'h01,
                    write_waitdrdy  = 8'h03,
                    read_reg00      = 8'h04,
                    reg00_waitdrdy  = 8'h05,
                    read_reg01      = 8'h06,
                    reg01_waitdrdy  = 8'h07,
                    read_reg02      = 8'h08,
                    reg02_waitdrdy  = 8'h09,
                    read_reg06      = 8'h0a,
                    reg06_waitdrdy  = 8'h0b,
                    read_reg10      = 8'h0c,
                    reg10_waitdrdy  = 8'h0d,
                    read_reg11      = 8'h0e,
                    reg11_waitdrdy  = 8'h0f,
                    read_reg12      = 8'h10,
                    reg12_waitdrdy  = 8'h11,
                    read_reg13      = 8'h12,
                    reg13_waitdrdy  = 8'h13;
    
	BUFG i_bufg (.I(DCLK), .O(dclk_bufg));
   always @(posedge dclk_bufg)
      if (RESET) begin
         state   <= init_read;
         den_reg <= 2'h0;
         dwe_reg <= 2'h0;
         di_drp  <= 16'h0000;
      end
      else
         case (state)
         init_read : begin
            daddr <= 7'h40;
            den_reg <= 2'h2; // performing read
            if (busy == 0 ) state <= read_waitdrdy;
            end
         read_waitdrdy : 
            if (eos ==1)  	begin
               di_drp <= do_drp  & 16'h03_FF; //Clearing AVG bits for Configreg0
               daddr <= 7'h40;
               den_reg <= 2'h2;
               dwe_reg <= 2'h2; // performing write
               state <= write_waitdrdy;
            end
            else begin
               den_reg <= { 1'b0, den_reg[1] } ;
               dwe_reg <= { 1'b0, dwe_reg[1] } ;
               state <= state;                
            end
         write_waitdrdy : 
            if (drdy ==1) begin
               state <= read_reg00;
               end
            else begin
               den_reg <= { 1'b0, den_reg[1] } ;
               dwe_reg <= { 1'b0, dwe_reg[1] } ;      
               state <= state;          
            end
         read_reg00 : begin
            daddr   <= 7'h00;
            den_reg <= 2'h2; // performing read
            if (eos == 1) state   <=reg00_waitdrdy;
            end
         reg00_waitdrdy : 
            if (drdy ==1)  	begin
               MEASURED_TEMP <= do_drp; 
               state <=read_reg01;
               end
            else begin
               den_reg <= { 1'b0, den_reg[1] } ;
               dwe_reg <= { 1'b0, dwe_reg[1] } ;      
               state <= state;          
            end
         read_reg01 : begin
            daddr   <= 7'h01;
            den_reg <= 2'h2; // performing read
            state   <=reg01_waitdrdy;
            end
            reg01_waitdrdy : 
           if (drdy ==1)  	begin
               MEASURED_VCCINT = do_drp; 
               state <=read_reg02;
               end
            else begin
               den_reg <= { 1'b0, den_reg[1] } ;
               dwe_reg <= { 1'b0, dwe_reg[1] } ;      
               state <= state;          
            end
         read_reg02 : begin
            daddr   <= 7'h02;
            den_reg <= 2'h2; // performing read
            state   <=reg02_waitdrdy;
            end
         reg02_waitdrdy : 
            if (drdy ==1)  	begin
               MEASURED_VCCAUX <= do_drp; 
               state <=read_reg06;
               end
            else begin
               den_reg <= { 1'b0, den_reg[1] } ;
               dwe_reg <= { 1'b0, dwe_reg[1] } ;      
               state <= state;          
            end
         read_reg06 : begin
            daddr   <= 7'h06;
            den_reg <= 2'h2; // performing read
            state   <=reg06_waitdrdy;
            end
         reg06_waitdrdy : 
            if (drdy ==1)  	begin
               MEASURED_VCCBRAM <= do_drp; 
               state <= read_reg10;
            end
            else begin
               den_reg <= { 1'b0, den_reg[1] } ;
               dwe_reg <= { 1'b0, dwe_reg[1] } ;      
               state <= state;          
            end
         read_reg10 : begin
               daddr   <= 7'h10;
               den_reg <= 2'h2; // performing read
               state   <= reg10_waitdrdy;
            end
         reg10_waitdrdy : 
            if (drdy ==1)  	begin
               MEASURED_AUX0 <= do_drp; 
               state <= read_reg11;
            end
            else begin
               den_reg <= { 1'b0, den_reg[1] } ;
               dwe_reg <= { 1'b0, dwe_reg[1] } ;      
               state <= state;          
            end
         read_reg11 : begin
            daddr   <= 7'h11;
            den_reg <= 2'h2; // performing read
            state   <= reg11_waitdrdy;
            end
         reg11_waitdrdy : 
            if (drdy ==1)  	begin
               MEASURED_AUX1 <= do_drp; 
               state <= read_reg12;
               end
            else begin
               den_reg <= { 1'b0, den_reg[1] } ;
               dwe_reg <= { 1'b0, dwe_reg[1] } ;      
               state <= state;          
            end
         read_reg12 : begin
            daddr   <= 7'h12;
            den_reg <= 2'h2; // performing read
            state   <= reg12_waitdrdy;
            end
         reg12_waitdrdy : 
            if (drdy ==1)  	begin
               MEASURED_AUX2 <= do_drp; 
               state <= read_reg13;
               end
            else begin
               den_reg <= { 1'b0, den_reg[1] } ;
               dwe_reg <= { 1'b0, dwe_reg[1] } ;      
               state <= state;          
            end
         read_reg13 : begin
            daddr   <= 7'h13;
            den_reg <= 2'h2; // performing read
            state   <= reg13_waitdrdy;
            end
         reg13_waitdrdy :
            if (drdy ==1)  	begin
               MEASURED_AUX3 <= do_drp; 
               state <=read_reg00;
               daddr   <= 7'h00;
            end
            else begin
               den_reg <= { 1'b0, den_reg[1] } ;
               dwe_reg <= { 1'b0, dwe_reg[1] } ;      
               state <= state;          
            end
         default : begin
            daddr <= 7'h40;
            den_reg <= 2'h2; // performing read
            state <= init_read;
            end
         endcase

XADC #(// Initializing the XADC Control Registers
    .INIT_40(16'h9000),// averaging of 16 selected for external channels
    .INIT_41(16'h2ef0),// Continuous Seq Mode, Disable unused ALMs, Enable calibration
    .INIT_42(16'h0400),// Set DCLK divides
    .INIT_48(16'h4701),// CHSEL1 - enable Temp VCCINT, VCCAUX, VCCBRAM, and calibration
    .INIT_49(16'h000f),// CHSEL2 - enable aux analog channels 0 - 3
    .INIT_4A(16'h0000),// SEQAVG1 disabled
    .INIT_4B(16'h0000),// SEQAVG2 disabled
    .INIT_4C(16'h0000),// SEQINMODE0 
    .INIT_4D(16'h0000),// SEQINMODE1
    .INIT_4E(16'h0000),// SEQACQ0
    .INIT_4F(16'h0000),// SEQACQ1
    .INIT_50(16'hb5ed),// Temp upper alarm trigger 85�C
    .INIT_51(16'h5999),// Vccint upper alarm limit 1.05V
    .INIT_52(16'hA147),// Vccaux upper alarm limit 1.89V
    .INIT_53(16'hdddd),// OT upper alarm limit 125�C - see Thermal Management
    .INIT_54(16'ha93a),// Temp lower alarm reset 60�C
    .INIT_55(16'h5111),// Vccint lower alarm limit 0.95V
    .INIT_56(16'h91Eb),// Vccaux lower alarm limit 1.71V
    .INIT_57(16'hae4e),// OT lower alarm reset 70�C - see Thermal Management
    .INIT_58(16'h5999),// VCCBRAM upper alarm limit 1.05V
    .SIM_MONITOR_FILE("design.txt")// Analog Stimulus file for simulation
)
XADC_INST (// Connect up instance IO. See UG480 for port descriptions
    .CONVST (1'b0),// not used
    .CONVSTCLK  (1'b0), // not used
    .DADDR  (daddr),
    .DCLK   (dclk_bufg),
    .DEN    (den_reg[0]),
    .DI     (di_drp),
    .DWE    (dwe_reg[0]),
    .RESET  (RESET),
    .VAUXN  (vauxn_active ),
    .VAUXP  (vauxp_active ),
    .ALM    (ALM),
    .BUSY   (busy),
    .CHANNEL(CHANNEL),
    .DO     (do_drp),
    .DRDY   (drdy),
    .EOC    (eoc),
    .EOS    (eos),
    .JTAGBUSY   (),// not used
    .JTAGLOCKED (),// not used
    .JTAGMODIFIED   (),// not used
    .OT     (OT),
    .MUXADDR    (),// not used
    .VP     (VP),
    .VN     (VN)
);

    assign vauxp_active = {12'h000, VAUXP[3:0]};
    assign vauxn_active = {12'h000, VAUXN[3:0]};

    assign EOC = eoc;
    assign EOS = eos;

endmodule

仿真参数文件 design.txt
 

 

TIME VAUXP[0] VAUXN[0] VAUXP[1] VAUXN[1] VAUXP[2] VAUXN[2] VAUXP[3] VAUXN[3] TEMP VCCINT VCCAUX VCCBRAM
00000 0.005 0.0 0.2 0.0 0.5 0.0 0.1 0.0 25 1.0 1.8 1.0
67000 0.020 0.0 0.400 0.0 0.49 0.0 0.2 0.0 85 1.05 1.9 1.05
100000 0.049 0.0 0.600 0.0 0.51 0.0 0.5 0.0 105 0.95 1.71 0.95
134000 0.034 0.0 0.900 0.0 0.53 0.0 0.0 0.0 0 1.00 1.8 1.0

 仿真 tb 文件

`timescale 1ns / 1ps
module ug480_tb;
    reg [3:0]      VAUXP, VAUXN;
    reg             RESET;
    reg             DCLK;

    wire [15:0]     MEASURED_TEMP, MEASURED_VCCINT, MEASURED_VCCAUX; 
    wire [15:0]     MEASURED_VCCBRAM, MEASURED_AUX0, MEASURED_AUX1; 
    wire [15:0]     MEASURED_AUX2, MEASURED_AUX3;
    wire [15:0]     ALM;

initial 
    begin 
                DCLK = 0;
                RESET = 0;
    end

always #(10) DCLK= ~DCLK;

    
// Instantiate the Unit Under Test (UUT)
ug480 uut (
    .VAUXP  (VAUXP),
    .VAUXN  (VAUXN),
    .RESET  (RESET),
    .ALM  (ALM),
    .DCLK   (DCLK),

    .MEASURED_TEMP    (MEASURED_TEMP), 
    .MEASURED_VCCINT  (MEASURED_VCCINT), 
    .MEASURED_VCCAUX  (MEASURED_VCCAUX),
    .MEASURED_VCCBRAM (MEASURED_VCCBRAM),
    .MEASURED_AUX0    (MEASURED_AUX0),
    .MEASURED_AUX1    (MEASURED_AUX1),
    .MEASURED_AUX2    (MEASURED_AUX2),
    .MEASURED_AUX3    (MEASURED_AUX3)
);

endmodule

神仙约架
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Xilinx项目之ZYNQ模拟信号转换模块设计（XADC）
JY6669991010的博客
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Xilinx ZYNQ 7000学习笔记五(Xilinx SDK 烧写镜像文件)
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09-13 1158
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05-23 8192
学习内容 本文首先介绍了ZYNQ的XADC的相关内容，并学习使用ZYNQ芯片中的XADC测量芯片内部的温度电压等参数，然后进行串口打印输出。 开发环境 vivado 18.3&SDK，PYNQ-Z2开发板。 XADC介绍 简介 Xilinx模拟信号转换模块，称为XADC，是一个硬核。它具有JTAG和DRP接口用于访问7系列FPGA中的XADC状态和控制寄存器。Zynq-7000 SoC器件添加了第三个接口，即PS-XADC接口，用于PS软件进行控制XADC。 Zynq-7000器件将灵活的模数转换器
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03-18 2万+
Xilinx推出的ZYNQ-7000被称为全可编程片上系统（SOC），它由FPGA与ARM组合构成，硬件可编程，软件也可编程，在众多使用场合有一定优势。本文根据Xilinx官网的介绍并结合ZYNQ-7000的多份数据手册总结了此产品的一些基本信息，包括产品简介、资源概览、速度等级、温度等级、命名规则、架构概览等，为大家入门ZYNQ提供帮助。
Xilinx-ZYNQ7000系列-学习笔记（1）：用XADC测外部温度值
qq_42826337的博客
11-19 1万+
Xilinx-ZYNQ7000系列-学习笔记（2）：用XADC测外部温度值 一、XADC简介 Zynq器件XADC模块包括2个12比特1 MIPS的模数转换器和相关的片上传感器，内置温度传感器和功耗传感器，可实时监测片内结温，各路电压数据并可输出告警信号。 XADC模拟输入包括专用模拟输入VP/VN和16组复用模拟信号输入VAUX(15:0)；XADC转换结果可以通过动态重配接口（DRP）或者JT...
Xilinx IP 应用 -- XADC应用
reveryql的博客
07-28 3143
XIlinx XADC IP核应用
米联客 ZYNQ/SOC精品教程 S02-CH03 XADC 实验
08-27 733
软件版本：VIVADO2017.4 操作系统：WIN10 64bit 硬件平台：适用米联客 ZYNQ系列开发板 米联客(MSXBO)论坛：www.osrc.cn答疑解惑专栏开通，欢迎大家给我提问！！ 3.1 概述 本课讲解了使用芯片内部XADC采集片上电压以及温度的方...
Interrupts on the Zynq SoC
dragon_cdut的博客
05-17 789
原文地址：https://forums.xilinx.com/t5/Xcell-Daily-Blog/Interrupts-on-the-Zynq-SoC/ba-p/445376 bysleibso ‎04-23-201409:52 AM - edited ‎04-23-201410:17 AM(14,403 Views) Note: The following pos
ZYNQ 7010实现ps_xadc驱动（SDK驱动）.zip
03-21
本文将详细讨论如何在ZYNQ 7010上实现PS（Processor System）部分的XADC（Xilinx Analog-to-Digital Converter）驱动，并通过SDK（Software Development Kit）进行驱动库的开发和应用。 首先，XADC是Zynq SoC中的一...
ZYNQ 7020实现ps_xadc驱动（SDK驱动）.zip
03-21
在本文中，我们将深入探讨如何在ZYNQ 7020系统级芯片（SoC）上实现PS（Processing System）_xadc驱动程序，并利用SDK（Software Development Kit）进行驱动库开发。ZYNQ 7020是Xilinx公司的一款高度集成的片上系统，...
深度学习数据集：自定义道路、图像分割数据集
08-28
深度学习数据集：自定义道路、图像分割数据集 标签类别：road 数据做了对比度拉伸、resize等图像增广 数据集介绍：分为训练集、验证集 训练集个数：2100 张左右的图像数据和对应mask图像 验证集个数：500 张左右的图像数据和对应mask图像 网络分割可以参考：https://blog.csdn.net/qq_44886601/category_12102735.html
分布式MTT算法对数据处理和存储的优化和管理(解决方案).md
08-28
分布式MTT算法对数据处理和存储的优化和管理(解决方案).md
如何解决 WinPacp 的依赖问题(解决方案).md
08-28
如何解决 WinPacp 的依赖问题(解决方案).md
爬取的淘宝男鞋热销(热门)商品信息透明公开的数据集
08-28
本资源专注于收集淘宝男鞋热销(热门)商品信息，内容涵盖商品的店铺所在省份、城市位置、商品的名称、销售价格、累积销量、单价（以人民币计价）、付款的顾客人数、是否提供包邮服务、是否为天猫平台的商品，以及相关的满减优惠情况。这些详细的数据点均来源于淘宝平台的公开透明信息，经过精确抓取和整理，旨在为分析电商平台上的新品推荐策略和消费者购买行为提供实用数据。 这些数据严格遵循淘宝平台的公开政策和隐私保护原则获取，确保了信息的合法性与合规性。然而，本资源仅作为学习参考之用，意在帮助研究人员、市场分析师或学生等理解电商领域的商品推荐机制、销售动态及市场趋势。 任何将此数据用于商业目的或其他未授权的活动都是不恰当的，甚至可能触犯相关法律条款。 在使用这些数据进行学术研究或个人学习时，用户应自觉遵守相关法律法规，尊重数据来源和版权，正确引用数据源，并不得用于任何形式的商业盈利。 注意：这是一份数据集
西游记孙悟空能力介绍书
08-28
介绍了西游记孙悟空使用的所有能力
springboot322疫情期间高校人员管理.zip
08-28
计算机网络发展到现在已经好几十年了，在理论上面已经有了很丰富的基础，并且在现实生活中也到处都在使用，可以说，经过几十年的发展，互联网技术已经把地域信息的隔阂给消除了，让整个世界都可以即时通话和联系，极大的方便了人们的生活。所以说，疫情期间高校人员管理系统用计算机技术来进行设计，不仅在管理方面更加的系统化，操作性强，最重要的是关于数据的保存和使用都能节约大量的时间，该系统非常的好用。 疫情期间高校人员管理系统管理数据的工具是MySQL，编码的语言是Java，运用的框架是Spring Boot框架。该系统能够实现教师和学生的居家信息管理，打卡信息管理，请假信息管理，返校申请信息管理，留言管理，疫情资讯管理等功能。 疫情期间高校人员管理系统不仅能让操作人员使用更加地方便，并且设计的也很合理，能有效的避免误操作，让数据在录入的环节就符合设计需要，极大的规避了源头性的输入误差，顺利的让数据变得更加可控并且可靠，让出错的几率降到最低。
米联客 2022 版 zynq soc sdk 入门篇
07-17
### 回答1： 米联客 2022 版 Zynq SoC SDK 入门篇介绍了如何使用米联客提供的软件开发工具包（SDK）来开发和编程Zynq SoC芯片。 米联客是一个知名的半导体公司，其产品包括Zynq SoC芯片。Zynq SoC芯片具有可编程逻辑和处理器的组合，能够提供高性能和可定制化的解决方案。 在2022版Zynq SoC SDK入门篇中，首先介绍了Zynq SoC的基本架构和主要特性，包括可编程逻辑部分（FPGA）和处理器部分（ARM Cortex-A系列）。读者可以了解Zynq SoC的硬件组成和功能。 接下来，SDK入门篇介绍了如何设置开发环境并安装所需软件和驱动程序。读者可以了解如何配置开发工具和开发板，以便能够开始开发和编程。 然后，SDK入门篇介绍了基本的开发流程和工具。读者可以学习如何创建一个新的项目，并使用SDK提供的工具和函数库来编写代码。还介绍了如何调试和测试代码，并了解使用SDK的调试器和仿真器进行硬件验证。 最后，SDK入门篇提供了一些示例项目和案例，以帮助读者更好地理解和应用所学知识。这些示例项目涵盖了不同的应用场景和功能，读者可以根据自己的需求选择合适的示例项目进行学习和实践。 通过米联客 2022 版 Zynq SoC SDK 入门篇，读者可以快速入门并掌握Zynq SoC的开发和编程技巧，从而能够在实际项目中应用和开发基于Zynq SoC的解决方案。这将有助于提高工作效率和产品质量，进一步推动半导体和嵌入式系统领域的发展。 ### 回答2： Zynq SoC 是赛灵思公司基于 ARM Cortex-A9 核心和 FPGA 技术的一种可编程逻辑器件。相比于传统的单片机，Zynq SoC 具备更强大的计算和处理能力，适用于高性能嵌入式系统开发。 米联客 2022 版 Zynq SoC SDK 入门篇是一本介绍如何使用 Zynq SoC 开发环境的入门教程。该教程主要涵盖以下几个方面： 1. SDK 环境搭建：教程将指导读者如何安装 Zynq SoC SDK，并配置相关环境变量和工具链。读者将学习如何建立与目标板的连接，并进行基本的硬件配置。 2. 开发流程：教程将详细介绍用于 Zynq SoC 开发的基本流程，包括创建项目、编写应用程序代码、构建和调试等。读者将逐步了解 Zynq SoC 开发的基本步骤和工具的使用方法。 3. API 应用：教程将介绍 Zynq SoC SDK 提供的各种 API 接口，包括处理器驱动、硬件外设驱动等。读者将学习如何使用这些 API 接口来访问硬件资源，实现所需功能。 4. 示例项目：教程将提供一些简单的示例项目，如 LED 灯控制、按键输入等，帮助读者快速上手和理解 Zynq SoC 的开发流程和应用编程接口。 通过学习米联客 2022 版 Zynq SoC SDK 入门篇，读者将掌握 Zynq SoC 开发环境的搭建和基本使用方法，能够开始进行自己的项目开发。同时，教程也为读者提供了继续深入学习和探索 Zynq SoC 开发的基础。
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