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RSS订阅原创 基于FPGA的FIR数字滤波器设计（quartus和vivado程序都有）。
基于FPGA的FIR数字滤波器设计（quartus和vivado程序都有）。1.配套quartus从MATLAB系数生成直到仿真成功说明文档。2.配套仿真出波形（图1）的视频。
2023-09-05 13:31:40
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原创 基于FPGA的信号发生器(三角波、方波、正弦波)
直接数字频率合成器,也可叫DDFS。一种频率合成技术主要构成：内部：相位累加器，正弦查找表外围：DAC，LPF(低通滤波器)工作过程1、将存于ROM中的数字波形，经DAC，形成模拟量波形。2、改变寻址的步长来改变输出信号的频率。步长即为对数字波形查表的相位增量。由累加器对相位增量进行累加,累加器的值作为查表地址。3、DAC输出的阶梯形波形,经低通滤波，成为模拟波形。
2023-09-02 12:25:49
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原创 基于FPGA的数字秒表设计（完整工程）
该设计是用于体育比赛的数字秒表,基于FPGA在Quartus II 9.0sp2软件下应用VHDL语言编写程序,采用ALTRA公司CycloneII系列的EP2C8Q208芯片进行了计算机仿真，并给出了相应的仿真结果。本设计有效的克服了传统的数字秒表的缺点采用EDA技术采取自上而下的设计思路。绘制出了具体的逻辑电路，最后又通过硬件上对其进行调试和验证。该电路能够实现很好的计时功能,计时精度高，最长计时时间可达一个小时。
2023-09-02 12:04:37
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原创 python深度学习 花卉识别（整套工程）
要想有一个神经网络来达到输入一张图片就能识别出这张图片的效果,就需要训练这个神经网络,训练神经网络这个过程的实质就是设置神经网络中的参数值,合理有效的神经网络才能实现识别。系统中使用监督学习的方式来训练这个神经网络。使用前向传播算法来获得预测值,再用损失函数表示计算预测值和正确答案之间的差距,使用反向传播算法和梯度下降算法来调整网络中的参数。
2023-09-01 23:53:33
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原创 FPGA 和上位机常见的10种通信方式
10. I2C 通信 使用 I2C 通信可以将 FPGA 中的数据输出到上位机的设备上，上位机通过 I2C 总线访问 FPGA 中的数据。2. USB 通信 使用 USB 通信可以将 FPGA 中的数据通过 USB 端口输出到上位机，上位机通过读取 USB 端口中的数据来接收 FPGA 发送的信息。在上位机中通过读取 USB 端口的数据来接收 FPGA 发送的数据。9. SPI 通信 使用 SPI 通信可以将 FPGA 中的数据输出到上位机的设备上，上位机通过 SPI 总线访问 FPGA 中的数据。
2023-06-26 16:44:38
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原创 xlinx开发实践过程中，常用的约束语句
在开发过程中遇到了很多约束语句，整理出来分享，从每个约束语句的功能、使用场景、使用举例三个方面进行说明。
2023-06-17 13:26:34
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原创 基于fpga的车牌识别系统（已上板实现，完整系统）
开发板:正点原子达芬奇Artix-7 FPGA开发板A7 Xilinx XC7A35T。基于fpga的车牌识别系统（已上板实现，完整系统）已上板实现， 项目已打包成完整的工程。
2023-06-16 13:36:26
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原创 基于领航者ZYNQ7020实现的手写数字识别工程。（已实现）
在FPGA端采用Verilog语言完成硬件接口和外围电路的设计，同时添加IP核实现与ARM端交互数据。ARM端完成卷积神经网络的书写与数字的识别。
2023-06-16 13:29:25
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原创 基于FPGA的运动目标检测跟踪系统项目，FPGA项目，FPGA图像处理（已实现）
采用帧间差分法作为核心算法，该项目涉及图像采集，颜色空间转换，帧间差分核心算法，腐蚀等形态学处理，目标定位，目标标识，图像显示等模块。基于FPGA的运动目标检测跟踪系统项目，FPGA项目，FPGA图像处理。本项目提供完整项目源程序，仿真程序，在线逻辑分析，以及讲解答疑等。2.各模块的RTL编写与仿真，在线逻辑分析，程序调试等。更多FPGA图像处理算法实现的项目（经过验证）。4.OTSU (最大类间方差)算法。3.sobel边缘检测算法。6.局部自适应分割算法。7.目标检测与跟踪算法。2.快速中值滤波算法。
2023-06-16 12:49:54
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原创 高速ADC及高速DAC驱动代码完整工程（已实现）
高速ADC及高速DAC驱动代码。基于FPGAK7系列(具体型号xC325t-2for900c)的高速DAC芯片（具体型号DAC38RF9OIAAVR)驱动和高速ADC芯片(具体型号ADS5474IPFP)驱动。经过实验验证，切实可行!配备详细代码注释，有完整项目包。
2023-06-16 09:54:16
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原创 XLINX系列之Zynq-7000系列DDR内存控制器详解
DDR内存控制器支持DDR2，DDR3，DDR3L和LPDDR2设备，包括三个主要块：AXI存储器端口接口（DDRI），带有交易调度器（DDRC）的核心控制器和具有数字PHY（DDRP）的控制器。它具有四个64位同步AXI接口的DDRI块接口，可同时为多个AXI主机提供服务，每个AXI接口都有自己的专用交易FIFO。DDRC包含两个32输入内容可寻址存储器（CAM），以执行DDR数据服务调度，以最大限度地提高DDR内存效率。它还包含用于低延迟通道的飞频通道，以允许访问DDR存储器而不通过凸轮。
2022-11-24 14:21:40
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原创 XLINX系列之Zynq-7000系列有哪些中断？
中断结构与 CPU 密切相关，并接受来自 I/O 外设 (IOP) 和可编程逻辑 (PL) 的中断，如图所示：Zynq的中断类型有：软件中断（Software Generated Interrupt, SGI，中断号0-15）（16–26 reserved）私有外设中断（Private Peripheral Interrupt, PPI，中断号27-31）,共享外设中断（Shared Peripheral Interrupt, SPI，中断号32-95）.我们来介绍一下这几种中断。
2022-11-24 14:20:04
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原创 Zynq7000系列之芯片引脚功能合集以及引脚分配
multi-region Clock引脚，具有时钟功能的引脚，当时钟是单端时，时钟信号必须由MRCC引脚的正端输入。1.8V，PS的PLL供电电压，在它附近必须放置0.47uf—4.7uf的电容。
2022-11-24 14:18:35
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原创 xlinx项目之基于zynq的多轴伺服电机驱动控制
现代数控机床多使用伺服电机系统，随着数控机床的发展，对伺服系统提出了很多不一样的要求，伺服系统只有不断研发和创新，才能满足数控机床的发展需求。高精度数控机床要求具备比较好的定位精度和加工精度，要求伺服系统系统具备快速的跟踪指令信号的响应速度。除了高性能伺服电动机、伺服驱动器、控制器，及高性能位置和速度传感器等伺服系统基本组成部分。其控制系统的稳定性、可靠性以及驱动和反馈电路的品质，以及电机控制算法的优劣都要关系整个伺服电机位置控制的精度。
2022-11-24 14:15:54
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原创 Xilinx项目之ZYNQ模拟信号转换模块设计（XADC）
Xilinx模拟信号转换模块，称为XADC，是一个硬核。它具有JTAG和DRP接口用于访问7系列FPGA中的XADC状态和控制寄存器。Zynq-7000 SoC器件添加了第三个接口，即PS-XADC接口，用于PS软件进行控制XADC。ZYNQ器件将XADC与可编程逻辑融合，解决了对模拟数据采集和监视要求。XADC具有两个12位的ADC，具有独立的跟踪和保持放大器，模拟多路复用器（最多17个外部模拟输入通道）以及片上散热和片上电压传感器。可以将两个ADC配置为同时采样两个外部输入模拟通道。
2022-11-24 14:08:32
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原创 XLINX项目之ZYNQ7000系列之PS端串口打印
6、可以看到 SDK 创建了一个“ps_uart_hello”目录，还有一个“ps_usrt_hello_bsp”的目录，在“ps_usrt_hello_bsp”目录中可以找到很多有用的信息，软件开发人员比较清楚，BSP也就是 Board Support Package板级支持包的意思，里面包含了开发所需要的驱动文件，用于应用程序开发。12、因为我们这个实验仅仅是使用了 PS 的串口，不需要 PL 参与，这里就没有使能“Include bitstream” ，关于PS-PL的联合实验，我会另写一篇。
2022-11-24 14:05:36
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原创 SPI总线的特点、工作方式及常见错误解答
成为GUI设计的极大瓶颈。MISO引脚上的数据在第一个SPSCK沿跳变之前已经上线了，而为了保证正确传输，MOSI引脚的MSB位必须与SPSCK的第一个边沿同步，在SPI传输过程中，首先将数据上线，然后在同步时钟信号的上升沿时，SPI的接收方捕捉位信号，在时钟信号的一个周期结束时（下降沿），下一位数据信号上线，再重复上述过程，直到一个字节的8位信号传输结束。但是，如果从器件工作速度不够快或者软件正在处理其他事情，在SPI接口接收到的数据尚未被读取的情况下，又接收到一个新的数据，溢出错误还是会发生的。
2022-11-24 14:00:52
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原创 FPGA 的基本结构（RAM/FPGA/SOC）
随着技术的发展和工艺节点的进步， FPGA 的容量和性能在不断提高的同时， 其功耗却不断的优化减少。这个芯片是一种新的SoC（System on Chip，系统级芯片） FPGA，完全以硬内核方式实现的双路 ARM Cortex-A9 微控制器子系统（运行时钟高达 1GHz，包含浮点引擎，片上缓存，计数器，定时器等）以及种类广泛的硬内核接口功能（ SPI， I2C， CAN等），还有一个硬内核的动态内存控制器，所有这些组件都利用大量传统的可编程构造和大量的通用输入输出（ GPIO）引脚进行了性能增强。
2022-11-24 13:55:15
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原创 xlinx项目系列之基于zynq-7020ISP图像处理
本Demo基于zynq-7020(正点原子启明星+OV5640+4.3'800x480)实现了ISP图像处理(将ov5640的isp关闭，在7020上实现ISP功能)，输出到LCD和HDMI，软件基于SDK裸机开发，2592x1944@15fp。位置: xil_ip_repo/xil_isp_lite_1.0。项目获取链接：2.基于zynq-7020实现ISP图像处理。位置: xil_ip_repo/xil_vip_1.0。
2022-11-24 11:24:10
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原创 XLINX项目之基于ZYNQ7020的健康码识别系统
通过OV5640摄像头，从PL侧采集RGB图像数据，经过使用HLS工具综合出的图像处理IP，实现彩色图像的高斯滤波，去除图像噪声，并将处理后的图像通过VDMA保存到DDR中。main.cc为二维码识别程序，包括摄像头数据读入，图像处理，二维码内容识别、定位与颜色识别，LCD图像显示。板卡为正点原子领航者ZYNQ7020开发板，摄像头为OV5640，LCD为800*480分辨率，Vivado、HLS、Xilinx SDK、Petalinux均为2018.3，根文件系统为PYNQ v2.5。
2022-11-24 11:07:41
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原创 STM32之数据采集和心率检测仪（原理图、PCB、程序源码等）超详细！！！
STM32之数据采集和心率检测仪（原理图、PCB、程序源码等）超详细！！！
2022-10-21 17:42:13
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原创 （2）时序篇之时序约束：输入、输出信号以及寄存器之间的约束要求
时序收敛依靠约束条件判定，在不加约束的情况下谈时序约束是没有意义的。在FPGA design内部，都是同步时序电路，各处的延时等都能够估计出来，但是FPGA内部并不知道外部的设备的时序关系。为了使其正常工作，需要进行Timing constraints，在这里对时序约束的主要几点进行详细解释
2022-10-14 18:00:00
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原创 资源分享系列--VMware虚拟机--L_edit--LabVIEW 2020 中文版--quartus完整158个IPlicense
资源分享系列--VMware虚拟机--L_edit--LabVIEW 2020 中文版--quartus完整158个IPlicense
2022-10-14 13:55:14
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原创 超全面！Verilog入门到实战系列（1）
综合教材等资源以及个人经验，整理出超全面的verilog实战，包含基本语法搭配小项目练习和分析、进阶语法和进阶项目分析、常见的综合项目分析和实践
2022-06-09 19:35:44
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基于zynq-7020实现ISP图像处理
2022-11-24
MiniSTM32 V3.0使用资料包
2022-10-14
开发板USB转串口CH340驱动
2022-10-14
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