74LS283N 减法器电路

写在最前面

74LS283N是一个四位全加器，它拥有2*四位二进制数据输入端口，1*四位二进制数据输出端口和一个单独的C0端口（就相当于 四位+四位+一位），也正是因为有了一个C0，导致它的可玩性大大增加。

一、原理

首先，我们规定一个四位以内的被减数（二进制），还有一个四位以内的减数（也是二进制），并且 被减数>=减数，也就是要确保最后出来的结果是非负的。

首先，举个栗子，我们的被减数是1101，减数是1000，那么，对减数的四位分别取逻辑非，那么输出的数（姑且称之为a）就变成了0111。这时我们可以发现，a = 1111 - 减数，这很容易被发现。那么，这时候如果我们给a加上1呢？

令b = a + 1，则b = 10000 - 减数

那么，如果用被减数加上b，就是10000 + （被减数 - 减数），只要舍去第五位就是最终的结果。

二、Verilog HDL代码

module FourSubtracter(
    input [3:0] minuend,
    input [3:0] subtrahend,
    output [3:0] difference
    );
    assign differerce = minuend + subtrahend + 1;
endmodule

minuend：被减数

subtrahend：减数

difference：差值

 进行RTL分析：

 三、电路图

在这里，我用的是NI Multisim 14.2 进行电路图绘制与仿真

图里面红色的是Vcc，黑色GND，绿色是数据线，

74LS04N是74LS系列中的非门IC，74LS283N便是本期主题，四位全加器。

S1为被减数，S2为减数，LED1的显示值即为输出结果。

在此，举几个例子：

1000-10        （==110）

（1000-0010=0110）

1111-1111        （==0）

（1111-1111=0000）

10-1        （==1）

（0010-0001=0001）

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那么，被减数<减数呢？

0001-0010 = ？

此时可以发现，计算出错，所以本电路不允许被减数小于减数（即最后结果为复数）。

四、源文件

前往Github查看https://github.com/sraxc/public_1