GEM5的RISC-V架构实践-创建第一个简单的示例

sucool_lb

已于 2024-12-10 15:22:18 修改

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文章标签： risc-v

于 2024-12-09 15:43:22 首次发布

本文链接：https://blog.csdn.net/sucool_lb/article/details/144347045

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本节目标，创建一个简易的 RISCV CPU SoC 系统，系统拓扑如下：

单核/无cache

创建配置

mkdir configs/tutorial/part1/
touch configs/tutorial/part1/simple-riscv.py

脚本内容如下：

import m5
from m5.objects import *

# 创建系统
system = System()

# 设置 时钟 电压域
system.clk_domain = SrcClockDomain()
system.clk_domain.clock = "1GHz"
system.clk_domain.voltage_domain = VoltageDomain()

system.mem_mode = "timing"  # Use timing accesses
system.mem_ranges = [AddrRange("8GiB")]  # Create an address range

# riscv
system.cpu = RiscvTimingSimpleCPU()

# membus
system.membus = SystemXBar()

system.cpu.icache_port = system.membus.cpu_