① 设计输入（.v文件）
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②RTL仿真 （.tb文件）功能仿真
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③分析（语法检查、原理图）
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④综合（将RTL设计转变为由FPGA器件中的查找表LUT和触发器FF等各种底层电路所组成的网表）
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⑤时序仿真（查看时序是否符合要求）
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⑥约束输入（.xdc文件 布局布线）
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⑦设计实现（无报红）
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⑧下载比特流
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