19-电源网络分配（二)

一.PDN阻抗设计的频域分段

我们可设计控制的频率范围一般在0~100Mhz,再高频率就受集成电路里的分布电容和封装引脚到晶元之间的引线电感影响了。

二.VRM对阻抗的影响

VRM指的是LDO和开关电源等。

右侧曲线显示的是左上角电路，在VRM打开（黑色曲线）及关闭（灰色曲线）时电源分配网络的阻抗值，从图中我们很容易看出，VRM在10K以下频率能降低电源分配网络的阻抗

2.电容的计算

由于大电容的引线电感较大，所以一般作用频率范围一般在10khz到100khz之间。上面举例说明想在该频率段内保证Z(target)值为0.1R时，需要加的大电容的数值

三.芯片的内核电容

芯片内的内核电容主要是MOS管的结电容，集成电路MOS管越大，总的电容值就越大，一般用C/A（uF/cm2）来描述芯片内部电容的大小，需要注意的是A仅仅是晶元的面积。

另外不同nm沟道长度的芯片的C/A也是不一样的。130nm沟道的单位面积内核电容是130nF/cm2,65nm的单位面积内核电容是260nF/cm2.

四.芯片封装内电感的影响

芯片封装内的电感主要是芯片邦定等产生的，这个通过PCB设计是无法解决的，所以上面说过当频率大于100Mhz时，分配网络的阻抗主要由集成电路决定。而封装内电感则主要与封装形式有关。

五.芯片封装内电感的影响

由左图可以直观得看到，芯片内感抗对于电源分配网络阻抗的影响，电感量越小阻抗越小，同时最大阻抗的频率点右移。有的厂家为了降低阻抗，会在芯片内部放置电容，右图是我们用L=0.1nH

和电容为700pf的10个点内容串联仿真的图，从上图可以看出，原本的阻抗峰值点被消除

一般电路板对阻抗影响的极限频率点一般在100Mhz