Verilog
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一技之长
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synopsys full_case parallel_case、casez、casex、One-hot FSM的使用
先说结论:① //synopsys full_case parallel_case在工作中非常不可控!在标准代码规范中,只能被应用于One-hot FSM的case语句。② 如果你想将该语句应用于其他的case语句,你需要非常清楚的知道综合器会将你的代码综合成什么。在通常情况下,将case语句default描述完整,不会需要用到这种指令语句。③ 尽量不在可综合的代码中使用casex、casez语句。1、casex和casezcasez是指对item中的高组态不关心,即忽略含有高阻态位"?“的比较。原创 2020-07-24 00:16:53 · 852 阅读 · 0 评论 -
FPGA ——LCD12864 _verilog程序
1、LCD12864 是一种单片机常用显示屏,按照其字库共可显示16*4个英文字母 或者 8*4个汉字,按数据传输方式具有很多分类。以下为较为常见的8数据线接口的显示教程。2、其工作原理是通过驱动RW,RS,E 、8位数据口 来写命令和写数据。在 RW表读“1”、写“0”操作。本次只进行读操作,故RW设为“0”。 E为使能端:高电平写入,故可与clock时钟相同。 RS在写入数...原创 2019-04-19 13:52:56 · 9089 阅读 · 5 评论 -
FPGA——可调时时钟设计(verilog)
可调时时钟 verilog模块1、该设计的主要点在于调整信号的产生,即按键的处理。在100khz的时钟下,产生按键前后的变化信号,此方法可代替检测按键边沿信号并消抖的模式。//-------------------------生成调整信号----------------------------- wire hour_adj ; wire sec_adj ; wire m原创 2017-12-07 02:30:59 · 8068 阅读 · 1 评论 -
FPGA——数码管动态扫描(verilog)
数码管动态扫描原理——FPGA代码1、动态扫描是利用人眼视觉滞留的特点,点亮某一位后,在人眼反应之前,进行下一位的显示,故而出现重影现象。而人的视觉暂留时间大约在1/24秒左右,所以应该保持24帧以上才会保持连续而不会出现闪烁,通俗来讲,应该在一秒内至少扫描24次。也就是每次扫描时间至少小于40ms 。 2、注意数码管的响应时间,一般为纳秒级,故扫描时间也不能太短。 3、本例使用四段数码管,50原创 2017-12-07 00:28:59 · 20885 阅读 · 6 评论 -
Verilog关于signed、有符号数、算数移位、$signed()的使用
Verilog2001关于有符号数 signed 以及$signed()、$signed();的理解1、signed可以和reg和wire联合使用,用于定义有符号数。在代码中使用负的十进制数赋值给有符号数,在电路中是按该数值的补码形式存储的。如下:wire signed a;assign a = -8'd1;使用display显示a的二进制=11111111,十进制= -1,如下:$display("signed a =%b=%d",a,a); //signed a =11111111=原创 2020-07-22 03:31:36 · 34846 阅读 · 6 评论