FPGA
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tanfuz
这个作者很懒,什么都没留下…
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[Labtoolstcl 44-494] There is no active target available for server at localhost.
重启,然后参考Vivado常见问题之实验箱连接出错 [Labtoolstcl 44-494] There is no active target available for server at localhost.、原创 2021-08-20 13:57:05 · 1593 阅读 · 0 评论 -
一个写verilog简单好用的vscode插件:FPGA Develop Support
中文教程最喜欢它的语法高亮功能原创 2021-06-25 21:31:48 · 2265 阅读 · 1 评论 -
fpga与海思BT1120调试问题记录
项目需要将图像数据通过BT1120发送到海思芯片,为了使海思能最大概率采集到正确数据,需要将bt1120的随路时钟与bt1120数据中心尽可能对齐。因此需要一个与bt1120数据产生时钟相移180°的时钟。开始时通过反向器取反的方式输出一个随路时钟,发现海思时钟都不能接收到数据,反向时钟生成方式如下:assign bt1120_clk_output = ~ clk_in;综合出的原理图如下:中间经过了一个查找表,不知道是不是经过查找表产生的时钟延时不能满足要求导致时钟不能中心对齐数据中心,.原创 2021-06-15 15:45:51 · 1658 阅读 · 0 评论 -
差分时钟输入到IBUGDS遇到的问题
好像是引脚R8不能作为IBUGDS时钟引脚。原理图上的时钟适用于MGT的,MGT是高速串行收发器模块的简称,不能作为全局时钟树的输入时钟原创 2021-05-28 08:47:26 · 254 阅读 · 0 评论 -
VIVADO使用误区与进阶之9:读懂用好Timing Report
一、静态时序分析静态时序分析( Static Timing Analysis)简称 STA,采用穷尽的分析方法来提取出整个电路存在的所有时序路径,计算信号在这些路径上的传播延时,检查信号的建立和保持时间是否满足时序要求,通过对最大路径延时和最小路径延时的分析,找出违背时序约束的错误并报告。STA 不需要输入向量就能穷尽所有的路径,且运行速度很快、占用内存较少、覆盖率极高,不仅可以对芯片设计进行全面的时序功能检查,而且还可以利用时序分析的结果来优化设计。所以 STA 不仅是数字集成电路设计 Timing原创 2021-05-21 13:24:58 · 1095 阅读 · 0 评论 -
VIVADO使用误区与进阶之8:在Vivado中实现ECO功能
一、什么是ECO?ECO 指的是 Engineering Change Order,即工程变更指令。目的是为了在设计的后期,快速灵活地做小范围修改,从而尽可能的保持已经验证的功能和时序。 ECO 的叫法算是从 IC 设计领域继承而来,其应用在FPGA设计上尚属首次,但这种做法其实在以往的 FPGA 设计上已被广泛采用。简单来说, ECO 便相当于 ISE 上的 FPGA Editor。二、ECO的应用场景和实现流程ECO 的应用场景主要包含:修改 cell 属性、增减或移动 cell、手动局部布线原创 2021-05-21 09:41:02 · 794 阅读 · 0 评论 -
VIVADO使用误区与进阶之7:用Tcl定制Vivado设计实现流程
一、基本的FPGA设计实现流程FPGA 的设计流程简单来讲,就是从源代码到比特流文件的实现过程。大体上跟 IC 设计流程类似,可以分为前端设计和后端设计。其中前端设计是把源代码综合为对应的门级网表的过程,而后端设计则是把门级网表布局布线到芯片上最终实现的过程。ISE 中设计实现的每一步都是相对独立的过程,数据模型各不相同,用户需要维护不同的输入文件,例如约束等,输出文件也不是标准网表格式,并且形式各异,导致整体运行时间过长,冗余文件较多。Vivado 中则统一了约束格式和数据模型,在设计实现的任何原创 2021-05-21 09:24:23 · 696 阅读 · 1 评论 -
VIVADO使用误区与进阶之6:Tcl在Vivado中的应用
1. Tcl的背景介绍和基础语法Tcl(读作 tickle)诞生于 80 年代的加州大学伯克利分校,作为一种简单高效可移植性好的脚本语言,目前已经广泛应用在几乎所有的 EDA工具中。Tcl 的最大特点就是其语法格式极其简单甚至可以说僵化,采用纯粹的 [命令 选项 参数] 形式,是名副其实的“工具命令语言”( 即 Tcl 的全称 Tool Command Language)。实际上 Tcl 的功能可以很强大,用其编写的程序也可以很复杂,但要在 Vivado 或大部分其它 EDA 工具中使用,则只需掌握其原创 2021-05-20 16:34:45 · 872 阅读 · 0 评论 -
VIVADO使用误区与进阶之5:XDC约束技巧之I/O篇(下)
1. Output接口类型和约束FPGA 做 Output 的接口时序同样也可以分为系统同步与源同步。在设置 XDC 约束时,总体思路与 Input 类似,只是换成要考虑下游器件的时序模型。另外,在源同步接口中,定义接口约束之前,需要用create_generated_clock 先定义送出的随路时钟。1.1 系统同步接口与 Input 的系统同步接口一样, FPGA 做 Output 接口的系统同步设计,芯片间只传递数据信号,时钟信号的同步完全依靠板级设计来对齐。所以设置约束时候要考虑的仅仅是下原创 2021-05-20 13:14:45 · 463 阅读 · 0 评论 -
VIVADO使用误区与进阶之4:XDC约束技巧之I/O篇(上)
1.I/O约束的语法XDC 中可以用于 I/O 约束的命令包括 set_input_delay /set_output_delay 和 set_max_delay / set_min_delay 。其中,只有那些从FPGA 管脚进入和/或输出都不经过任何时序元件的纯组合逻辑路径可以用set_max_delay / set_min_delay 来约束,其余 I/O 时序路径都必须由set_input_delay / set_output_delay 来约束。如果对 FPGA 的 I/O 不加任何约束,原创 2021-05-20 10:05:29 · 1114 阅读 · 0 评论 -
VIVADO使用误区与进阶之3:XDC约束技巧之CDC篇
1. CDC的定义与分类CDC 是 Clock Domain Crossing 的简称, CDC 时序路径指的是起点和终点由不同时钟驱动的路径。在电路设计中对这些跨时钟域路径往往需要进行特别的处理来避免亚稳态的产生,例如使用简单同步器、握手电路或是FIFO 来隔离。安全的CDC路径:所谓安全的 CDC 路径是指那些源时钟和目标时钟拥有相同的来源,在FPGA 内部共享部分时钟网络的时序路径。这里的安全指的是时钟之间的关系对 Vivado®来说是全透明可分析的。不安全的CDC路径:不安全的 CDC 路原创 2021-05-20 08:11:01 · 1279 阅读 · 2 评论 -
VIVADO使用误区与进阶之2:XDC约束技巧之时钟篇
一:XDC的基本语法XDC 的基本语法可以分为时钟约束、 I/O 约束以及时序例外约束三大类。根据 Xilinx 的 UltraFast 设计方法学中 Baseline 部分的建议( UG949 中有详细介绍),对一个设计进行约束的先后顺序也可以依照这三类约束依次进行。1. 时钟约束时钟约束必须最早创建。vivado自动推导的衍生时钟好处:MMCM/PLL/BUFR 的配置改变而影响到输出时钟的频率和相位时,用户无需改写约束, Vivado 仍然可以自动推导出正确的频率/相位信息。劣势:用原创 2021-05-19 21:08:03 · 1083 阅读 · 0 评论 -
VIVADO使用误区与进阶之1:十分钟教会你UltraFast
第一章:十分钟教会你UltraFast时序收敛十大准则:准则一:合适的风格代码理想环境下,源代码可以独立于最终用于实现的器件,但是由于底层器件各自独特的结构,决定了通用代码的效率不佳,要最大化发挥硬件的性能,需要为实现工具和器件量身定制代码。准则二:精准的时序约束精准的时序约束是设计实现的基础,过约束反而会阻碍时序收敛。通常第一次运行时只需要约束所有时钟,然后在内部路径基本满足时序约束的情况下加入关键 I/O 的约束,其次再考虑必要的时序例外约束。Baseline 基线方法可以说是 Ul原创 2021-05-19 17:16:35 · 1025 阅读 · 0 评论 -
Vivado公开课-01基础篇:Vivado一切超乎想象 笔记
主要介绍3个部分vivado强大的分析能力vivado增强可视化分析能力灵活的互动性一.vivado强大的分析能力设计分析主要包括以下一些方面:时序Timing时钟网络Clock networks时钟交互Clock interactionUltra Fast 设计方法学(UFDM)设计规则检查(DRC)资源利用率(Utilization)功耗(Power)在综合或者布局布线后可以看到以上设计条目。以上条目也可以通过Tcl命令执行。1.时序分析下面是时序分析的原创 2021-05-17 10:26:36 · 1383 阅读 · 1 评论 -
FPGA里的bank是什么意思
参考链接就是共用一个电源的一组I/O管脚。为了便于管理和适应多种电器标准,FPGA的IOB被划分为若干个组(bank),每个bank的接口标准由其接口电压VCCO决定,一个bank只能有一种VCCO,但不同bank的VCCO可以不同。只有相同电气标准的端口才能连接在一起,VCCO电压相同是接口标准的基本条件。...原创 2021-05-12 15:28:54 · 2674 阅读 · 0 评论 -
小数在fpga中怎么表示
小数在fpga中怎么表示在vivado的除法器IP中,小数部分最高位为符号位:除法小数点带符号fpga里面做小数乘法的问题:添加链接描述添加链接描述原创 2021-04-08 22:00:32 · 1797 阅读 · 0 评论