VIVADO使用误区与进阶之3：XDC约束技巧之CDC篇

1. CDC的定义与分类

CDC 是 Clock Domain Crossing 的简称， CDC 时序路径指的是起点和终点由不同时钟驱动的路径。在电路设计中对这些跨时钟域路径往往需要进行特别的处理来避免亚稳态的产生，例如使用简单同步器、握手电路或是FIFO 来隔离。

• 安全的CDC路径：所谓安全的 CDC 路径是指那些源时钟和目标时钟拥有相同的来源，在FPGA 内部共享部分时钟网络的时序路径。这里的安全指的是时钟之间的关系对 Vivado®来说是全透明可分析的。
  
• 不安全的CDC路径：不安全的 CDC 路径则表示源时钟和目标时钟不同，且由不同的端口进入 FPGA，在芯片内部不共享时钟网络。这种情况下， Vivado 的报告也只是基于端口处创建的主时钟在约束文件中所描述的相位和频率关系来分析，并不能代表时钟之间真实的关系。
  - 在Vivado钟分析CDC:想要快速定位那些需要关注的 CDC 路径，在Vivado 中可以使用 report_clock_interaction 命令（ GUI 支持）来鉴别和报告设计中所有的时钟关系。
  
  矩阵下方是时钟关系表格，可以就各种条件进行筛选和排序，方便定位 CDC 路径。
  

1. 对“Common Primary Clock”排序（显示为 Yes 或No），这么做可以快速鉴别出那些安全和不安全的 CDC路径，接着观察对应的“Inter-Clock Constraints”栏内的内容，判断已读入的 XDC 中是否对这类路径进行了合理的约束。
2. 对“Path Req (WNS)”由小到大进行排序，找到那些数值特别小（例如小于 100ps）或是显示为“Unexpanded”的 CDC 路径，结合是否共享“Common Primary Clock”来鉴别此类路径，作出合理的约束。

2.CDC的设计与约束

CDC 路径在 FPGA 设计中普遍存在，在设置相应的约束前，必须了解设计中采取了怎样的方法来处理跨时钟域路径。

1. 简单同步器
   对于单根跨时钟域路径，一般采用简单同步器（ Simple Synchronizer），就是由至少两级 CE 端和 Reset/Clear 端接死的寄存器序列来处理。
   
   这种情况下，为了更长的平均无故障时间 MTBF（ Mean Time Between Failures），需要配合一个ASYNC_REG 的约束，把用作简单同步器的多个寄存器放入同一个 SLICE，以降低走线延时的不一致和不确定性。
   
   
2. 用FIFO隔离CDC
   在总线跨时钟域的设计中，通常会使用异步 FIFO 来隔离。根据 FIFO 的实现方式不同，需要加入不同的XDC 约束。

• Build-in 硬核FIFO
  这种 FIFO 实际上就是用 FPGA 内部的 BRAM 来搭建，所有控制逻辑都在 BRAM 内部，是推荐的 FIFO实现方式。其所需的 XDC 也相对简单，只要像上述简单同步器的时钟关系约束一样用 set_clock_groups 将读写时钟约束为异步即可。
• 带有格雷码控制的FIFO
  为了在亚稳态下做读写指针抽样也能正确判断空满状态，设计中也常用一种带有格雷码控制的 FIFO 来实现异步时钟域的隔离。计数器和读写指针等需要用 BRAM 外部的逻辑搭建，这样的结构就不能简单约束set_clock_groups，还要考虑这些外部逻辑如何约束。

3.CDC约束方案的对比

• 全部忽略的约束
  
• 使用datapath_only约束
  
• 逐条进行时序例外约束