Vivado公开课-01基础篇：Vivado一切超乎想象笔记

最新推荐文章于 2024-10-03 10:46:38 发布

tanfuz

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分类专栏： vivado FPGA

本文链接：https://blog.csdn.net/tanfuz/article/details/116891002

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本文详细介绍了Vivado工具在设计分析方面的强大功能，包括时序分析、资源利用率分析和拥塞报告等，并强调了其增强的可视化能力和灵活的互动性。通过Tcl命令，用户可以深入探究时序路径、资源使用和拥塞情况，同时利用新的可视化Gadget进行设计比较。此外，Vivado还提供了从SchematicView到Tcl Console的便捷交互，以及优化设计的QoR建议，提高了设计效率和质量。

摘要由CSDN通过智能技术生成

主要介绍3个部分

在这里插入图片描述

vivado强大的分析能力
vivado增强可视化分析能力
灵活的互动性

一.vivado强大的分析能力

在这里插入图片描述

设计分析主要包括以下一些方面：

时序Timing
时钟网络Clock networks
时钟交互Clock interaction
Ultra Fast 设计方法学（UFDM)
设计规则检查（DRC)
资源利用率（Utilization)
功耗（Power)

在这里插入图片描述
在综合或者布局布线后可以看到以上设计条目。
以上条目也可以通过Tcl命令执行。

1.时序分析

下面是时序分析的Tcl命令
在这里插入图片描述

以下是时序报告的一些案例：

指定时钟域下的时序报告，group后面跟指定时钟的名字
指定模块下的时序报告，cell后面跟随模块的名字
所有时序路径为负的时序报告
级数大于指定值的路径提取出来，紧接着用report_timing生成相应的报告
指定时钟下面扇出大于100的路径
指定时钟下面Uncertainty>0.1的路径

Schematic View生成时序报告

生成特定的时序报告：
查看时序问题出现在哪个阶段

工具会自动在每个阶段生成时序报告。

3.资源利用率分析

在这里插入图片描述

以上是每个模块的资源利用率

只查看某个模块的资源利用率报告：
参看某个pblock的利用率
对于多代芯片，需要参看每个SLR的资源利用率：
Failfast Report 命令生成资源利用率

在这里插入图片描述

分析三类RAM的资源消耗(Block ram、？、？）
分析逻辑级数：

以上是生成逻辑奇数大于4，小于9的路径
三种拥塞类型
Global,short,long
生成拥塞（congestion）报告和设计复杂度报告

在这里插入图片描述
关注congestion level是否大于等于5，大于5就要额外关注；设计复杂度报告要看rent值超过0.65，或者average fanout超过4的模块.

扇出分析

首先看fanout指导的是多少，然后看driver type,如果Driver type是LUT且fanout较大就需要关注一下。
分析报告列表总结

以上通过TCL查看的分析报告都可以在vivado的图形界面中查看。

二.增强的可视化

传统的可视化：Schematic View
在这里插入图片描述

vivado 2018开始新增功能Gadget
用于比较每个子步骤的内容
快捷键
F6:打开综合后的结果，按下F6可以显示整个设计的层次，对设计的分析有一定帮助。

F4:用得很多很多，需要掌握，不管在什么报告里面，只要可以选中一个对象，这个对象可能是cell，可能是Pin,也可能是net，只要可以选中，按下F4，就可以生成这个对象的schematic 视图。（注：选中对象，点鼠标右键也有相应的选项）

三.灵活的互动性

From Schematic to Tcl Console
From Tcl Console to Find Results Window
Apply QoR Suggestions
会给出一些设计优化的建议，这些建议通常会以Tcl形式体现出来，可以将该报告导出来，再新建一个design runs的时候再把它读进来，这样就可以直接使用前一个给出的建议应用到我们新的desigh runs中。