首先需要确认的是你的verilog设计能编译通过,在Quartus ii 里面也就是能完成“Analyse&Synthesis”,然后再确认你的testbench无语法及逻辑错误,一般调用Modelsim,假如.v源文件或者.v测试文件有语法错误,console中会有错误提示,请先修正语法错误。
如果源文件语法没有错误,但是仍然会弹出”voptk.exe已停止工作“,如果观察到Modelsim的console中出现“# ** Note: (vsim-3812) Design is being optimized…”字样,紧接着提示“Error loading design”,说明Modelsim打开了优化功能。只需要关闭优化功能即可。打开ModelSim根目录下的modelsim.ini文件,查找VoptFlow,=1表示优化打开,改成0后优化选项关闭。问题解决。
quartus调用modelsim仿真时弹出“voptk.exe已停止工作”的解决办法
最新推荐文章于 2023-09-10 19:58:04 发布