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Verilog学习
文章平均质量分 76
Tina_yaoyao
这个作者很懒,什么都没留下…
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利用条件语句实现不同占空比的分频时钟电路
1,要实现的是如下的一个“产生占空比不同的分频时钟”:(1)、建模:module fdivision_module(clock,d_clock,reset,j); input clock,reset; output d_clock,j; reg d_clock; reg [2:0]j; always @(posedge clock)原创 2015-04-21 23:01:19 · 2316 阅读 · 0 评论 -
关于四位计数器的设计,阻塞式与非阻塞式赋值引发的问题
1、今天,从教材中学了两种可综合的四位计术器的设计方法,先附上代码吧。(1)、建模:方法一:module counter1(out,cout,data,load,cin,clk); input [3:0]data; input load,cin,clk; output cout; output [3:0]out; reg [3:0]out;原创 2015-04-20 16:11:33 · 932 阅读 · 0 评论 -
使用always过程块实现一个选择运算器及八选一数据选择器
1、使用always过程块实现一个可加减与或非运算的运算器(1)、代码部分:`define plus 3'd0`define minus 3'd1`define band 3'd2`define bor 3'd3`define unegate 3'd4module alu(out,opcode,a,b); input [7:原创 2015-04-22 10:56:37 · 3014 阅读 · 0 评论 -
使用任务设计四个并行输入数的排序组合逻辑
1、使用冒泡排序算法,编写一个任务,完成四个8位2进制输入数据的(1)、冒泡排序思想:(如下图)(2)、从上面的算法思想中可以看出,在排序过程中,我们需要设定一个计数器,以判断在第i轮排序中,要排序到多少位;(3)、建模`define data_length 8module sort3(a,b,c,d,ra,rb,rc,rd); input [原创 2015-04-23 11:32:46 · 2896 阅读 · 0 评论