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RSS订阅原创 数字电路实验四选一数据选择器行为级模型
数字电路实验四选一数据选择器行为级模型1、Verilog HDL的行为级建模主要是描述电路所具有的行为，或者说，是电路在哪些输人信号来临时会有什么样的输出，这种输入和输出的关系可以认为是电路的行为。所以，如果使用Verilog HDL的行为方式来对电路进行建模，那么实际的电路图并没有什么参考价值，因为抽象层次太低。这也是行为级建模的优点：不用过多关心底层电路的实现形式，只需关注该电路应该具有什么样的行为。例如．四选一数据选择器的代码就可以不看电路图，直接编写如下。module MUX4x1(Y,A,B,
2021-07-01 19:07:15
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原创 锁存器的无意综合
锁存器的无意综合锁存器的生成方式有两种；一种是有意的，另一种是无意或意外的。无意综合出的锁存器会浪费硅片面积，并有可能影响到电路的功能。因此，懂得什么样的 Verilog 描述会被综合工具综合出锁存器是很重要的。如果设计者不懂得这些关系，就会对期望得到组合逻辑的描述却综合出锁存逻辑的情况感到很惊讶。三种用来描述可综合组合逻辑的方法；0）原语网表；1）由连续賦值语句描述的布尔方程；2）电平敏感周期性行为是不是这些方法都会导致电路中生成锁存器呢？综合要点一个无反馈的组合原语网表可综合成无锁存的组
2021-07-01 17:57:33
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原创 乒乓球游戏电路
乒乓球游戏电路1.设计的目的：随着科学技术日益迅速的发展，数字系统己深入到生活的各个方面，它具有技术效果好、经济效益高、技术先进、造价低、可靠性高、维修方便等许多优点。所以我们更应当熟练掌握数字系统的设计，以便将来更好地应用在实践方面。下面通过学过的venlog HDL硬件描述语言，设计一款乒乓球游戏电路，通过给定的一个信号来满足灯的亮、灭与移动的速度，进而来实现迷你型的乒乓球游戏。2．课程设计题目描述和要求该游戏电路的实际效果图如下所示。游戏共有两人，分别为甲方和乙方，双方轮流发球，按下按键表示发
2021-07-01 17:55:59
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原创 数据流级建模
数据流级建模逻辑电路的verilog代码一共有三种建模方式，分别是门级建模，数据流级建模和行为级建模。今天就介绍一下数据流级建模吧。1. 数据流级建模范例：四输入电路的电路图：四输入电路设计模块：四输入电路的测试模块：...
2021-07-01 17:54:26
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原创 独热码状态机，SR锁存器延迟模型，移位除法器模型
独热码状态机进行时序电路设计时，一般都要根据设计要求画出状态转换图，然后根据状态图来确定如何编写代码。该实例状态转换图如下编写模块代码如下module ex8_1(clock,reset,x,y1,y2);input clock,reset;input x;output y1,y2;reg y1,y2;reg[3:0] cstate,nstate;parameter s0=4'b0001,s1=4'b0010, //本例中采用独热码，当然使用二进制码也可 s2=4'b010
2021-06-12 15:48:11
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原创 逻辑仿真和时序仿真
1. 组合逻辑的测试模块最简单的测试模块编写方式： 步进式信号。所谓步进式信号，即按时间顺序列出所有可能的输入信号组合，用于观察输出的情况是否满足要求。这种写法的好处是不需要太多的思考，非常适合输入端口较少的逻辑组合电路，。例如参考如下的设计模块，这是一个带有使能端的 3-8 译码器，在，en 为高电平时停止工作，输出全唯 1， 在 en 为 0 时正常工作，若无输入也输出全唯 1。ex 信号是为了区分输入全为 1 时的电路的工作状态而特意保留的扩展输出位。3-8译码器设计模块modul
2021-06-05 14:22:29
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原创 Modelsim建立工程进行仿真
Modelsim建立工程进行仿真代码：（1）模块代码module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodule测试代码module test;wire sum,c_out;reg a,b,c
2021-05-28 20:06:49
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原创 安装Quartus ii 20版本步骤以及Modelsim SE 10版本配置步骤
安装Quartus ii 20版本步骤以及Modelsim SE 10版本配置步骤需要准备的东西如下:Quartus 精简版：QuartusLiteSetup-20.1.1.720-windows.exeModelSimSetup-20.1.1.720-windows.exe(自带的仿真)cyclone-20.1.1.720.qdz注：将这三个文件放在同一文件夹下(路径不要有中文之类的),方便安装Modelsim_SE：modelsim-win64-10.6d-se.exe可以自行
2021-05-21 23:38:16
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原创 第四次实验：quartus + modelsim 联合仿真
第四次实验：quartus + modelsim 联合仿真1.实验目的：学习4位加法器的门级建模和Verilog Modelsim仿真2.实验工具：电脑和Quarturs软件和modlsim软件。3.实验过程：第一步：打开Quartyrs。第二步：新建“Hew Project Wizard”。第三步：将代码输入到“Venliog HDL Flie”。第四步：保存。第五步：编译。第六步：生成测试文件。第七步：进行仿真。第八步：进行调试。4.实验截图5.实验视频链接
2021-05-08 00:06:56
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原创 QUARTUS II 第一次实验报告
QUARTUS II 第一次实验报告1、实验目的：（1）下载QUARTUS II（2）进行器件仿真和代码仿真2、实验内容：参照书本38页的代码和器件连接图来进行仿真。图片如下：3、具体操作 ：一、编译（1）打开QUARTUS II ，点击File->New->Block Diagram/Schematic File进行器件连接。（2）打开QUARTUS II ，点击File->->New->Verilog HDL File 后输入代码。完成以上操作后
2021-03-15 14:20:34
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空空如也
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