modelsim的仿真过程

modelsim的仿真过程

1.按图示操作
1）verilog代码（fulladd.v）

module fulladd(sum, c_out,a,b,c_in);
output sum,c_out;
input a,b,c_in;

wire s1,c1,c2;

xor (s1,a,b);
and (c1,a,b);
xor(sum,s1,c_in);
and (c2,s1,c_in);
or (c_out,c2,c1);

endmodule

2）测试文件代码(test.v)

module test;
wire sum,c_out;
reg a,b,c_in;

fulladd fadd(sum,c_out,a,b,c_in);
/*
initial
begin
	#15 force fadd.sum=a&b&c_in;
	#20 release fadd.sum;
	
	#10 $stop;
end
*/
initial
begin
		a=0;b=0;c_in=0;
	#10 a=0;b=0;c_in=1;
	#10 a=0;b=1;c_in=0;
	#10 a=0;b=1;c_in=1;
	#10 a=1;b=0;c_in=0;
	#10 a=1;b=0;c_in=1;
	#10 a=1;b=1;c_in=0;
	#10 a=1;b=1;c_in=1;
	#10 $stop;
end
endmodule

• 打开Modelsim

2.按视频操作

连接地址：modelsim简单仿真

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