基于Verilog的SDRAM控制器----修改后的版本

[本人水平有限，上一版本的控制器代码在使用中出现了问题：数据错位，并在数据包头部加了32bit的0。下面是修改后的项目代码。

错误之处，欢迎指正，不胜感激，谢谢！]

实验条件： 工具：Quartus II 6.0 , SignalTap II

                    FPGA：Altera Cyclone EP1C12Q240C8N

                   SDRAM：HY57V283220T-6

项目代码下载：基于Verilog的SDRAM控制器

 

读写时序说明：

 

 

写入时序的SignalTap II 波形：

 

 

 

读出时序的SignalTap II 波形：

 

--全文完。