常用差分逻辑电平简介

1、LVDS电平

       LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口。
       最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，将非平衡传输的TTL 信号转换成平衡传输的LVDS 信号。电流通常为3.5 mA，输出差分阻抗100 Ω。
       LVDS接口输入结构 ：LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。为适应共模电压宽范围内的变化，输入级还包括一个自动电平调整电路，该电路将共模电压调整为一固定值，该电路后面是一个SCHMITT触发器。SCHMITT触发器为防止不稳定，设计有一定的回滞特性，SCHIMTT后级是差分放大器。
　　

LVDS 输入和输出规格：

       LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性，包括：
       ① 低摆幅（约为350 mV）。低电流驱动模式意味着可实现高速传输。ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。
       ② 恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。
       ③ 具有相对较慢的边缘速率（约0.7 V/ns）,同时采用差分传输形式，使其信号噪声和EMI都大为减少，同时也具有较强的抗干扰能力。
　　所以，LVDS具有高速、超低功耗、低噪声和低成本的优良特性。
　　
注意点：
       ①LVDS接受对信号的共模电平要求很弱，差分对内单个信号电平范围在0 ~ 2.4V均可，即LVDS的发送方和接收方对电源电压和直流偏置没有特殊要求，这是LVPECL等电平所不具备的，这使得LVDS特别适合板间长距离信号传输。由于输入信号电平范围为0 ~ 2.4V，而差分对摆幅最大值为454mV，因此输入端允许信号上携带的直流偏置电平范围为0.227 ~ 2.173V，当不满足此要求时，应采取AC耦合。
       ②空闲输入引脚应悬空，以免引入噪声；空闲输出引脚应浮空，以减小功耗。
       ③LVDS不适合2Gbps速率以上的应用，对这种应用可考虑LVPECL或CML电平。

2、LVPECL

       LVPECL即Low Voltage Positive Emitter-couple Logic，也就是低压正发射极耦合逻辑。典型输出为一对差分信号，他们的射击通过一个电流源接地。这一对差分信号驱动一对射极跟随器，为Output+与Output-提供电流驱动。50欧姆电子一头接输出，一端接VCC-2V。输出射极跟随器应在“有效”区域内工作，始终具有直流电流。OUT +的输出引脚 和OUT-通常连接到差分传输线（Z0 =100Ω）或单端传输线（Z0 =50Ω）用于阻抗匹配，LVPECL输出的正确终端为50Ω至Vcc-2V和OUT + / OUT-通常为Vcc-1.3V，导致近似的直流电流为14mA。
       另一种终止LVPECL输出的方法是提供142Ω电阻到GND，为LVPECL输出提供直流偏置，并为GND提供直流电流路径。由于LVPECL输出共模电压为Vcc-1.3V，因此直流偏置电阻可以通过假设直流电流为14mA（R=Vcc-1.3V/14mA）来选择，导致Vcc-3.3V的R=142Ω（150Ω也可以工作）。
结构：Q1、Q2组成差动放大电路，Q3、Q4发射极输出；
特点：差分对抗干扰能力强，射极输出电阻小驱动能力强；

3、CML

       CML（current Mode Logic）指电流模式逻辑；常应用于：XAUI（10Gbps以太网连接单元接口）、10G XFI接口（10Gbps以太网串行接口）。
输出结构：CML的电源VCC一般取1.2V，输出端由一对三极管组成差动放大电路、两个三极管的发射极与GND之间串一个16mA的电流源，三极管的集电极与VCC之间串接50Ω电阻。
       CML的输出信号OUT+ 或OUT-其共模电平为VCC-0.2V，摆幅为400mV，因此差分对OUT+与OUT-的摆幅为800mV.
       CML驱动器基于开漏输出和压控电流源使用NMOS晶体管。输出需要通过电阻上拉至VDD，这是因为NMOS只能驱动下降沿。因为输出电压摆幅是由负载决定，压控电流源用于改变电流值从而驱动负载。负载电阻和外部参考电阻可以靠近放置以优化输出电压摆幅。

4、HCSL

       高速电流控制逻辑（HCSL）输入要求IN +和IN-的两个输入引脚上的单端摆幅为700mV，共模电压约为350mV。
       典型的HCSL驱动器是具有开源输出的差分逻辑。其中每个输出引脚在0和14mA之间切换。当一个输出引脚为低电平（0）时，另一个输出引脚为高电平（驱动14mA）。OUT+引脚和OUT-引脚通常连接到差分传输线（Z0 =100Ω）或单端传输线（Z0 =50Ω），这需要一个外部端接电阻（50Ω到GND），从而为HCSL输入结构提供700mV的摆幅电平。

       驱动器本身具有17欧姆的输出阻抗，所以，需要串联一个33欧姆的电阻，以获得与50欧姆传输线的匹配。对于传统的HCSL，为了避免出现过度的振铃，串联电阻RS是必须要的。

5、不同信号间对比及转换

电平转换参考：
http://www.sitimesample.com/support_details.php?id=137
http://www.mic086.com/news/details_517.html